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  • 如何用 verilog 寫一個 ALU

    前言：之前也寫過一個 toy_vm酗失，里面也涉及到四個標(biāo)志位的更新，ALU 的難點也是這個四個標(biāo)志位的更新应媚，我每次都會忘這四個標(biāo)志位如何更新的珊泳，每...

  • Task 以及 Function

    前言：這是一篇翻譯文章鲁冯，希望對你有一些幫助，原文在這里：https://documentation-rp-test.readthedocs.io...

  • 如何寫 Test Bench

    前言：Test Bench 就是用來模擬真實電路的色查，我們可以通過看波形圖分析自己的電路是不是寫對了薯演！也可以通過模擬需要實例化的 module 的...

  • Resize,w 360,h 240
    給 Verilog 寫一個總結(jié)（一）

    前言：我大致完成了一個學(xué)期的「數(shù)字邏輯實驗」，是時候給我的 verilog 寫一個總結(jié)了秧了，好不容易學(xué)會的 verilog 不能說忘就忘跨扮，后續(xù)會創(chuàng)...

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