目錄 1.組合邏輯延遲 2.時(shí)鐘輸出延遲Tco 3.同步系統(tǒng)中時(shí)鐘頻率 3.1 建立時(shí)間與保持時(shí)間都滿足 3.2 建立/保持時(shí)間不滿足 （1） ...

時(shí)序上很難滿足的那些時(shí)序路徑稱為時(shí)序關(guān)鍵路徑（timing critical paths），可以分為建立（setup）和保持（hold）時(shí)序關(guān)鍵...

上次介紹了sdc的基本概念，那接下來幾期圃郊，我們來講解一些比較常用的sdc命令檩淋。雖然sdc大大小小有上百條命令漾稀，但實(shí)際常用的其實(shí)就那么10幾條抵代。今...

今天我們要介紹的時(shí)序分析概念是on chip variations忘嫉，簡(jiǎn)稱OCV荤牍。OCV會(huì)對(duì)時(shí)序分析提出更嚴(yán)格的要求。那為什么需要OCV呢庆冕，因?yàn)橹?..

P：Process V：Voltage T：Temperature 1.工藝角-process corner 不同的晶片和不同的批次之間康吵，因?yàn)閾?..

False path：在設(shè)計(jì)中访递，不需要滿足setup/hold時(shí)序的數(shù)據(jù)路徑需要設(shè)置成false path晦嵌。 設(shè)置成false_path的數(shù)據(jù)路...

CommonPath PessismismRemoval。 Commonpath 是指的兩條時(shí)鐘路徑在分叉前一起走過的部分拷姿，起點(diǎn)由時(shí)序分析來定惭载。...

在 sta 分析時(shí)，經(jīng)常會(huì)碰到 clock gating cell （一般是 ICG cell 或者 latch）引起的 violation伏穆，這...