2018.8.7
一案疲、工具用途：Genus進(jìn)行邏輯綜合
二祝沸、綜合的flow:基本流程矮烹，不加scanchain:
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genus flow.png
對(duì)上述flow的理解：
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flow圖解.png
此處備注：
syn_generic:將RTl代碼映射到系統(tǒng)自帶邏輯庫(kù)
syn_map：映射到本地目的工藝庫(kù)
三越庇、三種Low_power的方法：
- 1.多工作模式Multi-VT library：SVT / HVT /LVT
在cell delay上：HVT > SVT > LVT ;在power上：HVT < SVT < LVT罩锐， 綜合時(shí)盡量使用HVT。 - 2.power gate：
- 3.clock gating:時(shí)鐘門控技術(shù)：
通過關(guān)閉芯片中暫時(shí)用不到的功能和時(shí)鐘卤唉，從而實(shí)現(xiàn)節(jié)省電源功耗的問題涩惑。
數(shù)字功耗來源：1.靜態(tài)功耗：漏電流的影響
.........................2.動(dòng)態(tài)功耗：開關(guān)功耗和短路功耗。
..........開關(guān)功耗：電路在開關(guān)過程中對(duì)輸出節(jié)點(diǎn)的負(fù)載電容充放電所消耗的功耗桑驱。
..........短路功耗：在某個(gè)電壓輸入范圍內(nèi)竭恬，NMOS和PMOS管都導(dǎo)通，這時(shí)就 會(huì)出現(xiàn)電源 ............................到地的直流導(dǎo)通電流熬的，這就是開關(guān)過程中的短路功耗痊硕。
四、LEC：logic Equivalence check.
1.形式驗(yàn)證分類：1.等價(jià)性驗(yàn)證：其一RTL&netlist gate level,其二押框，gate level &gate level.
............................2.基于模型的驗(yàn)證：時(shí)態(tài)邏輯模型規(guī)范岔绸，受電路規(guī)模的影響。
............................3.基于定理的驗(yàn)證：時(shí)態(tài)和規(guī)范用公理證明
2.重要命令：
.......write_do_lec -golden_design rtl -revised_design > rtl_to_final.tcl/final.v
.......lec -dofile rtl_to_final.tcl
3.做lec一般有兩種方法，一種是你在做綜合的時(shí)候盒揉，順便就生成dofile晋被，以備LEC。 另一種就是直接寫腳本來做刚盈，一般流程是：1羡洛，設(shè)置golden和revised file ； 2藕漱，設(shè)置naming rule欲侮，blackbox之類；3肋联，讀Lib锈麸；4，設(shè)置約束（dft相關(guān)的東西）牺蹄；5忘伞，設(shè)置system_mode以及compare之類的（R2N和N2N稍有區(qū)別）；6沙兰，產(chǎn)生report氓奈。
