1.Verilog HDL是一種硬件描述語言迹缀，通俗來講使碾，這種語言是為了描述一個電路甚至一 個電路系統(tǒng)而誕生。為什么要誕生這么一種語言祝懂，能干嘛呢票摇？眾所周知，每一種工具語言的誕生都是為了便于更加方便的實現(xiàn)或者解決現(xiàn)實世界中存在的不便的事情砚蓬，Verilog HDL的誕生也一樣矢门；在傳統(tǒng)中，所有的電路都是人工的布局布線灰蛙，這個地方放個電阻祟剔，那個地方放個電容等，往往需要耗費大量的時間成本以及時間周期摩梧，每次做一個電路都是這樣的大量物延、繁瑣的勞動，如果電路一次性不成功障本，那么對于一個稍微復(fù)雜一點的電路教届，要想找到問題的所在，復(fù)雜性可想而知驾霜；而Verilog HDL的誕生就是為了解決這個問題的，之所以叫硬件描述語言买置，是因為當(dāng)編寫好功能后粪糙，產(chǎn)生的是一個實實在在的電路，具有實際功能的一個電路忿项；
2.硬件描述語言有Verilog HDL 和VHDL 兩種蓉冈，VHDl歐美等地使用較多，Verilog HDL有著更好的語言特點轩触，是主流的硬件描述語言寞酿；
3.Verilog HDL 語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性脱柱、結(jié)構(gòu)描述等伐弹；
（1）在實際開發(fā)中一般是利用RTL（寄存器傳輸級）描述，該描述屬于行為描述方式榨为，是符合人的設(shè)計思想的描述惨好，大多只需要清楚出入輸出之間的關(guān)系，利用Verilog HDL 語言就可以實現(xiàn)相應(yīng)的功能随闺；
（2）結(jié)構(gòu)描述一般是最符合底層電路的一種描述日川，它主要是用與或門把你想要的實現(xiàn)的功能自己搭建出來，一般不采用這種描述方法矩乐，因為復(fù)雜的電路龄句，人腦是想不到具體由哪些門組成的；
（3）數(shù)據(jù)流描述在實際中也比較常用，可以和RTL級描述混合使用分歇。常使用：assign賦值語句
