1.算法仿真效果
本系統(tǒng)進(jìn)行了Vivado2019.2平臺的開發(fā)，其中Vivado2019.2仿真結(jié)果如下：
將FPGA的仿真結(jié)果導(dǎo)入到matlab中，顯示星座圖汽抚，結(jié)果如下所示：
2.算法涉及理論知識概要
在現(xiàn)代通信系統(tǒng)中易结，調(diào)制技術(shù)是實現(xiàn)高速數(shù)據(jù)傳輸和頻譜效率優(yōu)化的重要手段。其中瓢宦，64QAM調(diào)制技術(shù)是一種常見的高階調(diào)制技術(shù)碎连，可以實現(xiàn)每個符號傳輸6個比特的信息，從而提高數(shù)據(jù)傳輸速率驮履。然而鱼辙，在實際應(yīng)用中，調(diào)制信號往往會受到各種干擾和失真的影響玫镐，導(dǎo)致傳輸錯誤率增加倒戏。因此，相位估計和補(bǔ)償技術(shù)是調(diào)制信號解調(diào)和恢復(fù)的關(guān)鍵環(huán)節(jié)之一恐似。介紹一種用于帶相位偏差64QAM調(diào)制信號相位估計和補(bǔ)償?shù)腣V算法杜跷，并詳細(xì)闡述其實現(xiàn)步驟和數(shù)學(xué)原理。
3.Verilog核心程序
module TEST;
reg clk;
reg rst;
reg start;
wire ?[5:0] parallel_data;
wire [15:0]sin;
wire [15:0]cos;
wire signed[19:0] ?I_com;
wire signed[19:0] ?Q_com;
wire signed[19:0] ?I_com2;
wire signed[19:0] ?Q_com2;
wire signed[15:0]I_comcos;
wire signed[15:0]Q_comsin;
// DUT
tops_64QAM_mod ?top(
.clk(clk),
.rst(rst),
.start(start),
.parallel_data(parallel_data),
.sin(sin),
.cos(cos),
.I_com(I_com),
.Q_com(Q_com),
.I_com2(I_com2),
.Q_com2(Q_com2),
.I_comcos(I_comcos),
.Q_comsin(Q_comsin)
);
wire signed[23:0]I_comcos2;
wire signed[23:0]Q_comsin2;
wire signed[7:0]o_Ifir;
wire signed[7:0]o_Qfir;
wire signed[15:0]o_Ifir_phase;
wire signed[15:0]o_Qfir_phase;
wire signed[31:0]o_phase;
tops_64QAM_phase_est ?top2(
.clk(clk),
.rst(rst),
.start(start),
.I_comcos(I_comcos),
.Q_comsin(Q_comsin),
.I_comcos2(I_comcos2),
.Q_comsin2(Q_comsin2),
.o_Ifir(o_Ifir),
.o_Qfir(o_Qfir),
.o_I_phase(o_Ifir_phase),
.o_Q_phase(o_Qfir_phase),
.o_phase(o_phase)
); ?
initial begin
clk = 0;
rst = 0;
start = 1;
#10;
rst = 1;
end
always #5
clk <= ~clk;
reg writeen;
initial
begin
writeen = 1'b0;
#150000
writeen = 1'b1;
end
