1驾孔、PT的功能簡介
作為專門的靜態(tài)時序分析工具亏钩，PrimeTime可以為一個設(shè)計提供以下的時序分析和設(shè)計檢查
2契沫、PT運行腳本
1、設(shè)置設(shè)計環(huán)境
在可以進行時序分析之前吼畏，首先要進行一些必要的設(shè)置和準(zhǔn)備工作督赤。具體來說包括了：
1、設(shè)置查找路徑和鏈接路徑
2宫仗、讀入設(shè)計和庫文件
3够挂、鏈接頂層設(shè)計
4、對必要的操作條件進行設(shè)置藕夫，這里包括了線上負(fù)載的模型、端口負(fù)載枯冈、驅(qū)動毅贮、以及轉(zhuǎn)換時間等
5、設(shè)置基本的時序約束并進行檢查
2尘奏、指定時序約束(timing assertions/constraints)
包括定義時鐘周期滩褥、波形、不確定度(uncertainty)炫加、潛伏性(latency)瑰煎，以及
指明輸入輸出端口的延時等。
3俗孝、設(shè)置時序例外(timing exceptions)
這里包括了：
1酒甸、設(shè)置多循環(huán)路徑（multicycle paths）
2、設(shè)置虛假路徑（false paths）
3赋铝、定義最大最小延時插勤、路徑的分段(path segmentation)以及無效的arcs
4、進行時序分析：
在作好以上準(zhǔn)備工作的基礎(chǔ)上革骨，可以對電路進行靜態(tài)時序分析农尖，生成constraint reports和path timing reports。
實例1：
search_path "." ?// 設(shè)置搜索路徑
set link_path "* pt_lib.db ?STACK_lib.db ?Y_lib.db" //設(shè)置連接路徑（盡可能的把foundry提供的所有db文件都加進來）
read_verilog ?test_top.v ?//讀入設(shè)計（這是從encounter PR之后導(dǎo)出的.v文件讀入）
link_design ?test //鏈接設(shè)計 （test為項目top名）
read_sdc ?test.sdc //讀入sdc時序約束文件良哲，可從DC的sdc文件轉(zhuǎn)換過來
check_timing?
report_timing
