2018-08-12
一统捶、作用：RTL ------- > 優(yōu)化過(guò)的netlist（logic Circuit）吃靠。
二、synthesis flow:
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綜合過(guò)程.png
綜合過(guò)程.png
三活烙、synthesis = translation + logic optimization + gate mapping
- Translation:將RTL代碼轉(zhuǎn)化成GTECH庫(kù)元件組成的邏輯電路拣凹。
- gate mapping：將GTECH庫(kù)元件組成的邏輯圖轉(zhuǎn)換到目標(biāo)工藝庫(kù)上稿茉，形成.dcc文件颅夺。
- logic optimization：根據(jù)所需時(shí)延宠漩、功耗、面積等約束條件進(jìn)行優(yōu)化仗谆。
四指巡、lab流程--兩種工作模式：腳本和圖形化界面
一淑履、腳本內(nèi)容設(shè)置：dc.tcl
1.設(shè)置庫(kù)鏈接：
set search_path {/home/eda/eda/synopsys/dc/dc_2012/libraries/syn}
set target_library {class.db} //供應(yīng)商提供目標(biāo)庫(kù)
set link_library {* class.db} //指定壓焊塊工藝庫(kù)名稱和所有其他的宏單元,RAM隶垮、ROM等
set symbol_library {class.sdb} //包含工藝庫(kù)中的單元圖形表示的庫(kù)名稱
2.讀入.v文件
read_file -format verilog {/home/eda/Desktop/test/sync_FIFO.v}
3.設(shè)置約束條件
set_max_area 0 //讓綜合后的面積越小越好
set_max_fanout 4 sync_FIFO // 約束cell的最大扇出,扇出過(guò)大會(huì)使cell delay變慢
set_max_transition 0.5 sync_FIFO
compile -exact_map //綜合優(yōu)化
4.保存db和netlist:
sdc /home/eda/Desktop/test/sync_FIFO.sdc //保存.db文件
write -format verilog -hierarchy -output /home/eda/Desktop/test/netlist.v
write_sdc /home/eda/Desktop/test/sync_FIFO.sdc //保存時(shí)序約束文件(.sdc文件)
write_sdf /home/eda/Desktop/test/sync_FIFO.sdf //保存標(biāo)準(zhǔn)延時(shí)文件(.sdf文件)
5.report PPA：
report_area > /home/eda/Desktop/test/area.area_rpt
report_constraint -all_violators > /home/eda/Desktop/test/cons.constraint_rpt
report_timing > /home/eda/Desktop/test/timing.timing_rpt
6.運(yùn)行腳本：
dc_shell //啟動(dòng)DC
source dc.tcl //運(yùn)行腳本
命令行操作.png
二、圖形化界面操作：
1.進(jìn)入gui界面
dc_shell -gui //圖形化界面打開(kāi)窗口
圖形化界面操作.png
2.設(shè)置庫(kù)--打開(kāi)File菜單欄下的Setup進(jìn)行設(shè)置
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設(shè)置庫(kù).png
設(shè)置庫(kù).png
3.讀RTL文件
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read RTL文件.png
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log窗口提示加載成功.png
read RTL文件.png
log窗口提示加載成功.png
4.加載符號(hào)圖形
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加載符號(hào)圖形.png
加載符號(hào)圖形.png
符號(hào)圖.png
5.設(shè)置約束條件 --此處可命令操作也可圖形操作
create_clock -name "clock" -period 20 -waveform { 010 } { clk_i } //時(shí)鐘約束條件
set_dont_touch_network { rst_i } //復(fù)位
set_input_delay 12 -clock clock {we_i rd_i data_i} //we_i秘噪， rd_i狸吞， data_i
set_output_delay 12 -clock clock { empty_o full_o data_o} //full_o等
set_max_area 0
set_max_fanout 4 sync_FIFO
set_max_transition 0.5 sync_FIFO
6.優(yōu)化綜合
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優(yōu)化綜合.png
優(yōu)化綜合.png
7.查看報(bào)告
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查看報(bào)告.png
查看報(bào)告.png
五、report分析
-
vi編輯器進(jìn)入生成的netlistnetlist.png
- 最后進(jìn)行時(shí)序分析+面積報(bào)告分析
