1.always塊中所有的賦值語句聲明都是reg類型的，不然編譯器會出錯；
2.組合邏輯中的賦值語句用“=”，時序邏輯中的賦值語句用“<=” or ">="進行賦值；
3.不同的always塊是并行執(zhí)行的础嫡，當觸發(fā)條件達到，所有的always塊一起執(zhí)行酝惧，沒有先后順序榴鼎，也就意味著同一個信號不能同時在不同的always塊中定義不同的狀態(tài)涧尿！
4.當需要寫到begin...end語句時候，注意將begin...end對齊書寫檬贰，形成良好的習慣姑廉，防止編譯過程中begin...end的對齊處理不合適，導致邏輯錯誤翁涤，很難檢查出來桥言；
5.在組合邏輯的書寫過程中，所有的分支語句都應該寫完整葵礼，比如：有了if就要寫else号阿，有了case就要有endcase，即if...else鸳粉，case...endcase都應該是成對出現(xiàn)扔涧，不然寫出組合邏輯在編譯時候回出現(xiàn)我們不想讓出現(xiàn)的鎖存器，這會導致寫出的功能達不到預期的效果届谈；如果編寫的是時序邏輯枯夜，如果分支不完整是不會出現(xiàn)鎖存器的；
6.如果在一個較復雜的設計中寫了分支結(jié)構(gòu)（if...else）艰山，且分支結(jié)構(gòu)下面的語句不止一條湖雹，一定寫完整begin...end，不然編譯過程中會持續(xù)報錯曙搬。(寫計數(shù)器控制數(shù)碼管燈出現(xiàn)的錯誤)
7.當always塊遇到完整的if...else摔吏，case...endcase，這時候就已經(jīng)默認該always塊已經(jīng)結(jié)束纵装，如果使用嵌套語句在已經(jīng)完整的分支結(jié)構(gòu)后面繼續(xù)追加語句征讲，編譯時候，會報錯提示橡娄，要把嵌套語句寫入這些完整語句的內(nèi)部诗箍，而不能是外面！
Verilog HDL 需要注意的點（持續(xù)更新）
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