VTR CAD 流程
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- Odin II將Verilog硬件描述語言轉(zhuǎn)換為代表異構(gòu)塊的邏輯門和黑盒組成的扁平網(wǎng)表宏邮。
- ABC synthesis package 用于執(zhí)行每個獨立電路的邏輯優(yōu)化屡谐，然后每個電路被映射到LUTs和觸發(fā)器。ABC的輸出是一個==LUTs==关贵，==觸發(fā)器==和==黑盒==的.blif格式網(wǎng)表棱诱。
- VPR將這個網(wǎng)表打包成更粗糙的邏輯塊，放置到電路中，并給其規(guī)劃布線仰坦。為每個階段生成輸出文件。VPR將產(chǎn)生各種統(tǒng)計數(shù)據(jù)计雌，例如完成布線所需的最小通道數(shù)悄晃、總線長度、電路速度凿滤、面積和功率妈橄。
這個CDA為眾多的設(shè)計提供了可能，可以使用其他高級的綜合工具來生成用于ABC的.blif文件鸭巴。另外還可以使用不同的ABC邏輯優(yōu)化器和技術(shù)映射器眷细。只需要將用戶的技術(shù)映射器的輸出網(wǎng)表放入.blif格式文件中并將其輸出到VPR。
或者鹃祖，萬一用戶感興趣的邏輯快不受VPR支持用戶的CAD流程可以通過以.net格式輸出邏輯塊的網(wǎng)表來完全繞過VPR打包器溪椎。VPR可以放置和布局任何類型的邏輯塊網(wǎng)表。用戶只需要創(chuàng)建網(wǎng)表并在FPGA體系結(jié)構(gòu)描述文件中描述邏輯塊恬口。
VPR 還支持時許分析和功耗估計校读。
設(shè)計流程:
- Odin II（邏輯合成）
- ABC（邏輯優(yōu)化和技術(shù)映射）
- VPR（打包、布線）
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