磁傳感器方案介紹
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磁傳感器類型（離軸式磁傳感器）
下方配有圖片
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離軸式磁編碼器原理
介紹兩個(gè)公式
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方案介紹
采用iC-MU作為磁傳感器芯片堡掏，STM32F405VG作為主控MCU，對(duì)數(shù)據(jù)進(jìn)行加工處理洒放，對(duì)外提供BISS接口用iC-MB4實(shí)現(xiàn)获印。結(jié)構(gòu)圖如下圖
iC-MU
這款由iC-Haus生產(chǎn)的芯片支持離軸式檢測(cè)悦屏，高度集成的霍爾信號(hào)處理芯片皮迟，其內(nèi)部集成有雙線性霍爾陣列授段，該芯片采用循環(huán)游標(biāo)算法對(duì)雙通道數(shù)據(jù)進(jìn)行計(jì)算兜喻，所以可以直接輸出絕對(duì)位置數(shù)字量泡仗。支持SPI/BISS/SSI輸出埋虹。
封裝圖
內(nèi)部原理圖磁碼盤
- 配合iC-MU的磁碼盤參數(shù)有嚴(yán)格限制
- 磁碼盤分為主副碼盤（主碼盤磁極對(duì)數(shù)=副磁碼盤磁極對(duì) + 1）
- 磁極寬度要求為1.28mm，則1磁極對(duì)為2.56mm;
- 主碼盤僅支持16/32/64磁極對(duì)娩怎，不支持其他吨岭；
下面為16/32/64磁極對(duì)磁碼盤的參數(shù)要求
配圖
下面為iC-MU芯片與磁碼盤的位置關(guān)系
配圖
分辨率
分辨率最高可到18位。
轉(zhuǎn)速
64磁極對(duì)碼盤：6000rpm
32磁極對(duì)碼盤：12000rpm
16磁極對(duì)碼盤：24000rpm精度
考慮到磁體性能峦树、充磁工藝辣辫、裝配誤差等因素，采用iC-MU作為磁感應(yīng)芯片獲取的精度最高可到11-12位魁巩，考慮后期采用算法加以誤差補(bǔ)償急灭，從而提高精度。（插值法谷遂、線性回歸法葬馋、遺傳算法...）
標(biāo)定
考慮采用光電準(zhǔn)直儀測(cè)量的精確位置對(duì)設(shè)計(jì)的磁編碼器進(jìn)行測(cè)量標(biāo)定
其他
磁感應(yīng)芯片與磁柵之間的距離最佳為0.4mm
徑向充磁和軸向充磁的優(yōu)缺點(diǎn)
徑向充磁：磁強(qiáng)效果較好，但由于磁柵外緣圓度難以保證肾扰、安裝時(shí)存在對(duì)心誤差等原因畴嘶，容易導(dǎo)致磁極間磁場分布不均勻，影響原始信號(hào)的準(zhǔn)確性集晚。
軸向充磁：制備方便窗悯，容易保證磁極的均勻度，但磁場強(qiáng)度相對(duì)較弱偷拔。（最好采用軸向充磁）
EEPROM:24C01(24C02)供貨時(shí)間：已走樣片申請(qǐng)(2.21),大約需要5~6周
先確定方案蒋院，制作PCB，同時(shí)可購買評(píng)估板進(jìn)行快速驗(yàn)證開發(fā)莲绰，需要搭建完整的測(cè)試環(huán)境以及標(biāo)定平臺(tái)欺旧。STM32F405VG
參數(shù)、封裝
- 主要用于對(duì)iC-MU進(jìn)行配置
- 獲取iC-MU傳來的角度信息蛤签，并通過算法實(shí)現(xiàn)誤差補(bǔ)償
- 對(duì)外提供BISS接口
iC-MB4
BiSS是由 iC-Haus于2002年推出辞友。目的是提供給傳感器和執(zhí)行器的雙向快速通信標(biāo)準(zhǔn)，可用 iC-Haus推出的iC-MB4實(shí)現(xiàn)Biss接口震肮。
參數(shù)称龙、封裝BiSS 通信協(xié)議的實(shí)現(xiàn)方法
1、 硬件解碼
對(duì)于采用硬件解碼的用戶钙蒙，可以根據(jù)需要選擇 IC-HAUS 提供的解碼芯片茵瀑，或者采
用 IC-HAUS 提供的 IP 軟核進(jìn)行解碼。 也可以選擇帶有 IP 硬核的 MCU躬厌。 如果想利用
IC-HAUS 提供的 IP 軟核實(shí)現(xiàn)數(shù)據(jù)通信和寄存器兩種功能马昨，需采用 FPGA 解碼竞帽。 FPGA
資源數(shù)需大于 1300 個(gè) LE（將 BiSS 與 MCU 的接口設(shè)置為 SPI 時(shí)的編譯的結(jié)果） 或等
效資源數(shù)。如果僅想實(shí)現(xiàn)數(shù)據(jù)通信鸿捧，可以采用 CPLD 解碼屹篓。 CPLD 資源數(shù)需大于 96 個(gè)
LE（增加時(shí)鐘分頻電路和 SPI 接口后需 150 個(gè)以上的 LE） 或等效資源數(shù)。 自行設(shè)計(jì)的
難點(diǎn)是線延遲的處理匙奴，對(duì)于外引線很短或無外引線的應(yīng)用堆巧，線延遲的變化很小，這時(shí)可
以設(shè)計(jì)延遲固定的采樣時(shí)鐘泼菌，否則每個(gè)周期要進(jìn)行一次線延遲補(bǔ)償谍肤。直接購買解碼芯片或使用驗(yàn)證過的 IP 核能夠快速實(shí)現(xiàn) BiSS 通信。
2哗伯、 軟件解碼
用戶可以通過 IO 模擬的 BiSS 時(shí)序荒揣，但這種方法不推薦使用。 推薦使用 MCU 的硬件外設(shè)解碼焊刹， 這樣能夠?qū)?BiSS 通信速度設(shè)定很高系任。而且節(jié)約了外部邏輯電路的成本，對(duì)于很多應(yīng)用虐块， 節(jié)約的成本十分可觀俩滥，同時(shí)對(duì)于產(chǎn)品的系列化有優(yōu)勢(shì)。一個(gè)功能強(qiáng)大的通用串行解碼模塊贺奠，采用不同的解碼程序應(yīng)該能夠支持多種串行通信協(xié)議霜旧、全雙工、半雙工等等敞嗡。 例如： 對(duì)于 BiSS 可以利用 SPI 的 SCK 可以用來模擬 MA颁糟， MISO 可以模擬SL航背。 這樣用需考慮三個(gè)問題：
- MCU 硬件模塊的 FIFO 深度喉悴。 有些 MCU，外設(shè)的 SPI 寄存器長度是固定的玖媚，
完成一幀 BiSS 通信需通信多次箕肃，中斷多次。結(jié)果造成 MA 的波形不連續(xù)今魔。 這可
能帶來問題勺像，造成通信出錯(cuò)。
- MCU 硬件模塊是否具備線延遲補(bǔ)償?shù)哪芰Υ砩＞哂芯€延遲補(bǔ)償能力的外設(shè)吟宦，可以
應(yīng)對(duì)實(shí)際應(yīng)用環(huán)境的變化帶來的影響，可以是需求的變化涩维，環(huán)境的變化殃姓， 線路
老化等等。 具有線延遲的系統(tǒng)，其可靠性和適應(yīng)性比沒有線延遲補(bǔ)償?shù)南到y(tǒng)高
得多蜗侈。
- CRC 解碼能力篷牌， CRC 校驗(yàn)對(duì) MCU 的處理能力提出了要求。
使用 MCU 進(jìn)行解碼要充分考察不同 MCU 外設(shè)的特點(diǎn)和處理能力踏幻，以及芯片廠家技
術(shù)支持的力度枷颊，是否有成熟的設(shè)計(jì)等等。
3该面、 混合解碼
如果既想利用硬件解碼夭苗，又想降低成本「糇海可以使用混合解碼的方法听诸。例如用 FPGA
或 CPLD 的部分資源完成數(shù)據(jù)通信，將 CDM 和 CDS 信號(hào)引出交給 MCU 處理蚕泽。 這種方
案是一種過渡性質(zhì)的方案晌梨，同時(shí)也是很實(shí)用的做法。 需要注意的是,CDM 必須在通信發(fā)
起前準(zhǔn)備好须妻。 隨著 MCU 和 FPGA 的發(fā)展仔蝌。這種方案會(huì)逐漸淘汰，以降低系統(tǒng)之間的耦
合性荒吏。
擴(kuò)展
AMS（奧地利微）
方案1. 2*AS5311(分辨率敛惊、轉(zhuǎn)速)
**圖片**
方案2. 2*AS5304(AS5306)
**圖片**
國內(nèi)磁傳感器生產(chǎn)廠商
多維科技 無錫美新 不支持離軸式設(shè)計(jì)