2016年12月7日庇绽，采用三星10nm工藝制造的高通驍龍835跑分遭到曝光锡搜。
8日，采用臺積電10nm工藝制造的華為麒麟970也遭到媒體曝光瞧掺。
此前耕餐，英特爾宣稱，將于2017年發(fā)布采用自家10nm工藝制造的移動芯片辟狈。
格羅方德也聲稱自研10nm工藝肠缔。
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幾個月前，GlobalFoundries宣布將會推進7nm FinFET工藝哼转。
三星也購買了ASML的NXE3400光刻機明未，為生產7nm芯片作準備，并計劃在2018年上半年實現量產壹蔓。
近日趟妥，臺積電又聲稱，將在2017年初開始7nm的設計定案佣蓉，并在2018年初量產披摄，對5nm亲雪、3nm和2nm工藝的相關投資工作也已開始。
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從14nm到10nm疚膊，從10nm到7nm义辕，還有所謂的5nm、3nm和2nm寓盗，芯片工藝的競爭程度不斷升級终息。那么，芯片界的這場“戰(zhàn)爭”會結束嗎贞让？芯片工藝的未來又在哪里呢周崭？
現階段的芯片工藝
技術上，近年來除了FinFIT技術外喳张，三星续镇、英特爾等芯片廠商紛紛投入到FD-SOI（全耗盡絕緣體硅）工藝、硅光子技術销部、3D堆疊技術等的研究中摸航，以求突破FinFET的制造極限，擁有更多的主動權舅桩。各種新技術中酱虎，猶以3D堆疊技術為研究重點。
3D堆疊技術通過在存儲層上疊加邏輯層擂涛，將芯片的結構由平面型升級成立體型读串，大大縮短互連線長度，使得數據傳輸更快撒妈，所受干擾更小恢暖。
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目前，這樣的3D技術在理論層面已有較大進展狰右，并在實踐中得到初步應用杰捂。2013年，三星推出了3D圓柱形電荷捕獲型柵極存儲單元結構技術棋蚌，垂直堆疊可達24層嫁佳。同年，臺積電與Cadence合作開發(fā)出了3D-IC的參考流程谷暮。2015年蒿往，英特爾和美光合作推出了3D XPoint技術，使用該技術的存儲芯片目前已經量產坷备。
材料上熄浓，目前制造芯片的原材料以硅為主。不過省撑，硅的物理特性限制了芯片的發(fā)展空間赌蔑，正在逐漸被棄用。
2015年竟秫，IBM及合作伙伴三星娃惯、GlobalFoundries展示7nm工藝芯片時，使用的是硅鍺材料肥败。使用這種材料的晶體管開關速度更快趾浅，功耗更低，而且密度更高馒稍，可以輕松實現200億晶體管皿哨，晶體管密度比目前的硅基半導體高出一個量級。2015年4月纽谒，英特爾也宣布证膨，在達到7nm工藝之后將不再使用硅材料。
III-V族化合物鼓黔、石墨烯等新材料為突破硅基芯片的瓶頸提供了可能央勒，成為眾多芯片企業(yè)研究的焦點，尤其是石墨烯澳化。
相比硅基芯片崔步，石墨烯芯片擁有極高的載流子速度、優(yōu)異的等比縮小特性等優(yōu)勢缎谷。IBM表示井濒，石墨烯中的電子遷移速度是硅材料的10倍，石墨烯芯片的主頻在理論上可達300GHz列林，而散熱量和功耗卻遠低于硅基芯片眼虱。麻省理工學院的研究發(fā)現，石墨烯可使芯片的運行速率提升百萬倍席纽。
并且捏悬，隨著制作工藝已逐漸成熟，石墨烯原本高昂的成本開始呈下降趨勢润梯。2011年底过牙，寧波墨西科技建成年產300噸的石墨烯生產線，每克石墨烯銷售價格只要1元纺铭。2016年4月寇钉，華訊方舟做出了石墨烯太赫茲芯片。
芯片工藝的發(fā)展和影響
*摩爾定律
說到芯片的發(fā)展舶赔，就不得不提先一下主宰半導體發(fā)展的摩爾定律扫倡。
1965年，仙童半導體公司的工程師戈登·摩爾撰文指出，半導體電路集成的晶體管數量將每年增加一倍撵溃，性能提升一倍疚鲤；之后又修正為每兩年增加一倍，這就是著名的摩爾定律缘挑。
半導體工業(yè)的發(fā)展已經符合摩爾定律超過半世紀了集歇，雖然近幾年有放緩跡象，但是摩爾定律依然會持續(xù)下去语淘。
1971年诲宇，Intel發(fā)布了第一個處理器4004，它采用10微米工藝生產惶翻，僅包含2300多個晶體管姑蓝。
1995年起，芯片制造工藝從0.5μm吕粗、0.35μm纺荧、0.25μm、0.18μm溯泣、0.15μm虐秋、0.13μm，發(fā)展到90nm垃沦、65nm客给、45nm、32nm肢簿、22nm靶剑、16nm、14nm池充，再到目前最新的10nm桩引。
隨著芯片的制程工藝不斷發(fā)展，集成度不斷提高收夸，電子產業(yè)得以高速發(fā)展坑匠，每年騰出0.3左右的成本空間。半導體工藝制程變得越來越小卧惜，將會有哪些好處呢厘灼？
1.制程越小就能塞下更多的晶體管，成本下降
CPU的生產是需要經過7個工序的咽瓷，分別是：硅提純设凹，切割晶圓，影印茅姜，蝕刻闪朱，重復、分層，封裝奋姿，測試锄开， 而當中的蝕刻工序是CPU生產的重要工作，也是重頭技術胀蛮，簡單來說蝕刻就是用激光在硅晶圓制造晶體管的過程院刁，蝕刻這個過程是由光完成的糯钙，所以用于蝕刻的光的波長就是該技術提升的關鍵粪狼，它影響著在硅晶圓上蝕刻的最小尺寸，也就是線寬任岸。
現在半導體工藝上所說的多少nm工藝其實是指線寬再榄，也就是芯片上的最基本功能單位門電路的寬度，因為實際上門電路之間連線的寬度同門電路的寬度相同享潜，所以線寬可以描述制造工藝困鸥。縮小線寬意味著晶體管可以做得更小剑按、更密集疾就，而且在相同的芯片復雜程度下可使用更小的晶圓，于是成本降低了艺蝴。
2.頻率更高，電壓更低
更先進的半導體制造工藝另一個重要優(yōu)點就是可以提升工作頻率猜敢」煤桑縮減元件之間的間距之后，晶體管之間的電容也會降低缩擂，晶體管的開關頻率也得以提升鼠冕，從而整個芯片的工作頻率就上去了。
另外晶體管的尺寸縮小會減低它們的內阻胯盯，所需導通電壓會降低懈费，這代表著CPU的工作電壓會降低，所以我們看到每一款新CPU核心博脑，其電壓較前一代產品都有相應降低憎乙。另外CPU的動態(tài)功耗損失是與電壓的平方成正比的，工作電壓的降低趋厉，可使它們的功率也大幅度減小寨闹。
盡管制程變小有許多好處，但并不是無限制的君账，漏電流問題是當中一個重要因素繁堡。
在場效應晶體管的門與通道之間是有一層絕緣的二氧化硅的，作用就是防止漏電流的，這個絕緣層越厚絕緣作用越好椭蹄。然而隨著工藝的發(fā)展闻牡，這個絕緣層的厚度被慢慢削減，原本僅數個原子層厚的二氧化硅絕緣層變得更薄绳矩，進而導致泄漏更多電流罩润，泄漏的電流又增加了芯片額外的功耗。
到了10nm之后翼馆，就不能像以往的節(jié)點一樣割以，通過簡單的縮小柵極寬度來推進工藝制程。往7nm的遷移勢必需要昂貴的全新晶體管架構应媚、溝道材料和內部連接严沥。同時還需要全新的Fab工具和材料。
芯片工藝的未來和猜測
7nm以后中姜，5nm 工藝到底有多少實現的可能和意義消玄，更是成為業(yè)界的一個爭論點。從目前來看丢胚，5nm節(jié)點前面橫亙著若干技術和經濟上的挑戰(zhàn)翩瓜，即使能夠實現，它也可能會相當昂貴携龟。
實際上兔跌，Gartner的分析師Bob Johnson認為，鑒于工藝技術日益嚴苛的成本和復雜性骨宠，7nm可能會跳票到2020年浮定，比一些芯片制造商預期的路線圖大約晚一到兩年。而這又將反過來影響5nm的面世時間——如果行業(yè)決定向5nm繼續(xù)邁進的話层亿。
“我認為5nm肯定會面世桦卒，只是不會是2020年那么早∧溆郑”Johnson說方灾，可靠的5nm工藝可能會在2023年左右出現。
但芯片制造商比較樂觀碌更，他們認為5nm的應用只是時間早晚問題裕偿，正在重新評估5nm節(jié)點的晶體管技術，并重新修訂路線圖痛单。根據之前的路線圖嘿棘，FinFET可以下探到7nm，然后壽終正寢旭绒，行業(yè)需要在5nm節(jié)點上選擇一種新型的晶體管技術鸟妙。而且焦人，5nm的唯一選項是橫向納米線FET，也被稱為圍柵FET重父。這種材料靜電性能很好花椭，只是制造困難而且成本高昂。
IMEC工藝技術副總裁兼邏輯器件研發(fā)項目負責人Aaron Thean也表示“5納米是一個昂貴的節(jié)點”房午。要啟用5nm矿辽，半導體行業(yè)需要在晶圓技術上取得新的突破。光刻技術面臨新的挑戰(zhàn)郭厌，互連技術更是成為進軍5nm的最大障礙袋倔。
而5nm以后，摩爾定律是否終結沪曙，哪些新工藝將誕生奕污，就是更難以預測的事情了萎羔。未來液走，新的材料、新的結構贾陷、新的思想缘眶，一切都將迎來革命，而革命必將淘汰一些東西髓废、洗刷一些東西巷懈、誕生一些東西。
