華為2019數(shù)字電路設(shè)計校招筆試題
1.單選
已知
“a=1'b1;b=3'b001;”那么{a,b}=()?（D）
【A】3'b001
【B】3'b101
【C】4'b0011
【D】4'b1001描述組合邏輯時碴犬，當if語句不需要有else分支時照棋，不寫else分支泳梆，可以節(jié)省面積（B）
【A】正確
【B】錯誤reg [255:0] mem [31:0];該聲明定義了一個位寬為32bits，深度為256的memory（B）
【A】正確
【B】錯誤現(xiàn)有表達式
expr=cond_expr?expr1:expr2榜掌，如果cond_expr為X或者Z，expr1=1001;expr2=1010唐责，則expr應為（A）
【A】1010
【B】10XX
【C】1001
【D】101X同步時序電路的狀態(tài)只在統(tǒng)一的時鐘脈沖控制下才同時變化一次，如果時鐘脈沖沒有到來鼠哥，即使輸入信號發(fā)生變化熟菲，電路的狀態(tài)仍不改變（A）
【A】正確
【B】錯誤-
如下一個分頻電路朴恳，觸發(fā)器DIV_FF的建立時間為2ns抄罕，保持時間為2ns，邏輯延時為6ns于颖，反相器INV_1呆贿、INV_2的邏輯延時為2ns，連線延時為0。那么該電路正常工作的最高頻率為多少做入？（100MHz）
求解電路最高工作頻率.jpg
循環(huán)表達式的循環(huán)次數(shù)必須為常數(shù)（B）
【A】正確
【B】錯誤下面哪種異步處理的方法完全正確 （C）
【A】在對數(shù)據(jù)總線進行異步處理前轉(zhuǎn)化成Gray Code冒晰，然后打拍處理，同步后再轉(zhuǎn)換成原碼
【B】在模塊A竟块，有兩個控制信號通過正確的同步方法把兩個信號進行同步到B時鐘域壶运，但是在B時鐘域，對這兩個同步過來的信號進行了邏輯運算浪秘，得到另外一個信號
【C】實現(xiàn)異步FIFO時蒋情，在地址穿越時鐘域前轉(zhuǎn)化成Gray Code
【D】單比特信號在跨越時鐘域前不需要寄存器輸出下列降功耗措施哪個可以降低峰值功耗（A）
【A】大幅度提高HVT比例
【B】Memory shut down
【C】Power gating
【D】靜態(tài)模塊級Clock gating如下Modelsim命令在Testbench中的執(zhí)行順序正確的是（C）
【A】vlib、vmap耸携、vsim棵癣、vlog
【B】vlog、vlib夺衍、vmap狈谊、vsim
【C】vlib、vmap刷后、vlog的畴、vsim
【D】vlib、vlog尝胆、vmap丧裁、vsim-
在同步電路設(shè)計中，電路的時序模型如下：T1為觸發(fā)器的時鐘端到數(shù)據(jù)輸出端的延時含衔，T2和T4為連線延時煎娇，T3為組合邏輯延時，T5為時鐘網(wǎng)絡(luò)延時贪染，T3為組合邏輯延時缓呛，T5為時鐘網(wǎng)絡(luò)延遲。假設(shè)時鐘clk的周期為Tcycle杭隙、Tsetup分別為觸發(fā)器的setup time和hold time哟绊。那么，為了保證數(shù)據(jù)正確采樣（該路徑為非multi-cycle路徑）痰憎，下面等式是否正確票髓？（A）
【A】正確
【B】錯誤
相較于模擬通信系統(tǒng)，以下不屬于數(shù)字通信系統(tǒng)優(yōu)勢的是（D）
【A】易于加密铣耘，保密性好
【B】設(shè)備易于集成洽沟，易微型化
【C】傳輸差錯可控
【D】傳輸帶寬小假設(shè)輸入信號X位寬為10bit蜗细，InputA位寬為5bit，InputB位寬為14bit，實現(xiàn)Y=X*InputA+InputB功能昆烁，并要求不損失精度朽缴，那么輸出信號Y位寬應不小于（A）
【A】16bit
【B】29bit
【C】15bit
【D】24bit-
下圖是長除法CRC4電路水援，請選擇對應的多項式（A）
【A】G(x)=x3+x+1
【B】G(x)=x3+x2+1
【C】G(x)=x4+x+1
【D】G(x)=x4+x3+1
CRC算法.jpg
亞穩(wěn)態(tài)狀態(tài)是必須避免的，亞穩(wěn)態(tài)現(xiàn)象可以導致如下后果（A）
【A】降低系統(tǒng)可靠性
【B】其它都是
【C】功耗損失
【D】引起芯片失敗-
如下圖或渤，對時鐘到輸出時間分析正確的是（A）
【A】tCO=Data_Delay-Clock_Delay+Micro_Tco
【B】tCO=Clock_Delay-Data_Delay+Micro_Tco
【C】tCO=Data_Delay+Clock_Delay+Micro_Tco
【D】tCO=Data_Delay+Clock_Delay-Micro_Tco
電路時序分析.jpg 一下說法錯誤的是（D）
【A】異步時序電路的狀態(tài)變化不是同時發(fā)生的奕扣，它沒有統(tǒng)一的信號脈沖，輸入信號的變化就能引起狀態(tài)的變化
【B】Moore型電路的輸出僅與電路的現(xiàn)態(tài)有關(guān)
【C】同步時序電路的狀態(tài)只在統(tǒng)一的信號脈沖控制下才同時變化一次池磁，如果信號脈沖沒有到來，即使輸入信號發(fā)生變化地熄，電路的狀態(tài)仍不改變
【D】Mealy型電路的輸出僅是輸入變量的函數(shù)編寫Verilog HDL程序時芯杀，變量的定義不可以與關(guān)鍵詞沖突（A）
【A】正確
【B】錯誤為了保證驗證過程的效率，需要想到什么馬上就驗證什么（B）
【A】正確
【B】錯誤一下描述錯誤的是（D）
【A】觸發(fā)器按結(jié)構(gòu)形式分為：基本RS觸發(fā)器却特、時鐘RS觸發(fā)器、主從結(jié)構(gòu)觸發(fā)器裂明、邊沿觸發(fā)器等
【B】觸發(fā)器按功能分有：RS觸發(fā)器太援、JK觸發(fā)器、D觸發(fā)器粉寞、T觸發(fā)器等
【C】觸發(fā)器是能夠記憶一位二值信號的基本邏輯單元，是構(gòu)成各種數(shù)字系統(tǒng)的基本邏輯單元
【D】觸發(fā)器都有保持和反轉(zhuǎn)功能異步FIFO讀寫地址編碼常采用獨熱碼捅儒，以便于讀寫地址跨異步時鐘域處理（B）
【A】正確
【B】錯誤兩個同源時鐘之間可能是同步時鐘，也可能是異步時鐘（A）
【A】正確
【B】錯誤形式驗證技術(shù)需要外界提供測試向量和時鐘激勵（B）
【A】正確
【B】錯誤下列跨時鐘域設(shè)計存在問題的是（A）
【A】FIFO設(shè)計地址跨時鐘域巧还，可以通過格雷碼轉(zhuǎn)換+打2拍方式
【B】希望得到C=A&B，A澎怒、B在clkx域，C在clky時鐘域喷面，則單獨用clky對A和B分別打2拍產(chǎn)生Adly2和Bdly2走孽，然后再讓C=Adly2&Bdly2
【C】單bit數(shù)據(jù)跨時鐘域，在目的時鐘域打3拍后使用磕瓷，打拍過程中不帶組合邏輯
【D】一組數(shù)據(jù)線跨時鐘域，如果數(shù)據(jù)有足夠的持續(xù)不變時間边翁，可以通過握手機制實現(xiàn)同步化異步時鐘數(shù)據(jù)采樣的方法錯誤的是（B）
【A】使用FIFO隔離進行多bit采樣
【B】高頻時鐘直接采樣低頻時鐘的多bit數(shù)據(jù)
【C】單bit高頻時鐘脈沖展寬后給低頻時鐘進行采樣
【D】握手信號后再采樣-
（1）（2）所描述的電路功能是否相同硕盹？哪種描述綜合結(jié)果面積較小莱睁？（C）
【A】相同，（2）面積小
【B】不同仰剿，沒法比較面積
【C】相同，（1）面積小
【D】相同琳彩，面積與信號a、b的位寬有關(guān)//(1) if(select == 1'b1) sum <= a+b; else sum <= c+d; //(2) if(select == 1'b1) begin temp1 <= a; temp2 <= b; end else begin temp1 <= c; temp2 <= d; end assign sum = temp1 + temp2; 表示任意兩位無符號十進制數(shù)需要（A）位二進制數(shù)
【A】7
【B】8
【C】6
【D】5隨機測試不具有目標性露乏，我們在驗證中不應該使用隨機測試涂邀，應該全部采用直接測試激勵（B）
【A】正確
【B】錯誤-
下面兩段代碼中in、q1比勉、q2和q3的初值分別為0驹止、1观蜗、2、3墓捻，那么經(jīng)歷1個時鐘周期后，左側(cè)q3的值和右側(cè)q3的值分別變成了（D）
【A】0撤卢，0
【B】0，3
【C】2凸丸，0
【D】0袱院，2always @(posedge clk) begin q1 = in; q2 = q1; q3 = q2; end always @(posedge clk) begin q1 <= in; q2 <= q1; q3 <= q2; end 十六路數(shù)據(jù)選擇器的地址輸入端至少需要幾根線（B）
【A】2
【B】4
【C】16
【D】8乒乓buffr可以提高系統(tǒng)的數(shù)據(jù)吞吐量瞭稼，提高系統(tǒng)的處理并行度（A）
【A】正確
【B】錯誤組合邏輯電路的邏輯冒險現(xiàn)象是由于（D）引起的
【A】電路有多個輸出
【B】邏輯門類型不同
【C】電路未達到最簡
【D】電路中存在延時下面不屬于時鐘基本要素的是（A）
【A】clock tree
【B】skew
【C】clock period
【D】duty cycle（占空比）從后端設(shè)計考慮，在必須使用門控時鐘的時候环肘，需要遵循一個原則：門控時鐘的輸出只能跟著時鐘信號進行跳變，而不能跟著控制信號進行跳變复哆，也就是說對于用NAND Gate或者AND Gate實現(xiàn)的門控時鐘，控制信號只能在時鐘的低電平處進行跳變梯找；對于用OR Gate或者NOR Gate實現(xiàn)的門控時鐘益涧，控制信號只能在時鐘的高電平處跳變（A）
【A】正確
【B】錯誤假設(shè)一個3bit計數(shù)器（計數(shù)范圍0~6）工作在36MHz時鐘域下，要把此計數(shù)器的值傳遞到另一異步100MHz時鐘域闲询，以下方式不正確的是（C）
【A】鎖存+握手信號
【B】使用DMUX電路
【C】使用格雷碼
【D】使用異步FIFO下面有關(guān)SRAM和DRAM的敘述，正確的有（D）
【A】DRAM比SRAM速度快
【B】DRAM不要刷新阎姥，SRAM需要刷新
【C】DRAM比SRAM成本高
【D】DRAM存儲單元的結(jié)構(gòu)比SRAM簡單以下觸發(fā)器不是按功能分類的是（B）
【A】JK觸發(fā)器
【B】邊沿觸發(fā)器
【C】RS觸發(fā)器
【D】D觸發(fā)器時鐘的占空比指的是（D）
【A】時鐘的變化范圍
【B】低脈沖的持續(xù)時間與脈沖總周期的比值
【C】時鐘的變化速度
【D】高脈沖的持續(xù)時間與脈沖總周期的比值在異步FIFO設(shè)計中鸽捻，滿信號由讀時鐘產(chǎn)生氨淌，空信號由寫時鐘產(chǎn)生（B）
【A】正確
【B】錯誤
2.不定項選擇
關(guān)于狀態(tài)機編碼伊磺，如下描述中正確的是（ACD）
【A】狀態(tài)編碼用parameter定義
【B】狀態(tài)機必須有default態(tài)
【C】用組合邏輯和時序邏輯分離的風格描述FSM
【D】用case語句描述狀態(tài)的轉(zhuǎn)移業(yè)界常用的驗證方法學有（BD）
【A】SystemC
【B】UVM
【C】SystemVerilog
【D】VMM邏輯電路的動態(tài)功耗一般跟一下因素相關(guān)（ABCD）
【A】電壓
【B】頻率
【C】工藝
【D】工作溫度下列哪些項是異步處理需要考慮的因素（AC）
【A】異步信號的電平或脈沖特性
【B】異步信號是不是總線
【C】兩個異步時鐘時間的頻率關(guān)系
【D】異步信號是不是寄存器輸出下列不屬于分解測試點時的關(guān)注點的是（BC）
【A】性能
【B】無充分理由的揣測
【C】偶然的設(shè)計失誤
【D】可測性
【E】功能
