在FPGA設(shè)計中契讲，主要由三個指標(biāo)來定義設(shè)計的速度：吞吐量、延遲和時序捡偏。
本章將針對一下問題進(jìn)行探討：
1）高吞吐量結(jié)構(gòu)——每秒可以處理的最大bit數(shù)唤冈。
2）低延遲結(jié)構(gòu)——從輸入到輸出的最小延遲。
3）通過時序優(yōu)化來降低關(guān)鍵路徑延遲：
- 在組合邏輯間插入寄存器银伟；
- 將串行處理并行化；
- 將多優(yōu)先級處理扁平化彤避；
- 流水線寄存器間組合邏輯平衡分配傅物；
- 將關(guān)鍵路徑操作轉(zhuǎn)移至非關(guān)鍵路徑。
1.1 高吞吐量
流水線設(shè)計的美妙之處在于董饰，新的數(shù)據(jù)可以在前面的數(shù)據(jù)處理完成之前被處理。
關(guān)鍵詞：展開迭代循環(huán)
代價：面積增加
軟件代碼：
XPower = 1;
for (i=0;i < 3; i++)
XPower = X * XPower;
優(yōu)化前的代碼：
module power3(
output [7:0] XPower,
output finished,
input [7:0] X,
input clk, start); // the duration of start is a single clock
reg [7:0] ncount;
reg [7:0] XPower;
assign finished = (ncount == 0);
always@(posedge clk)
if(start) begin
XPower <= X;
ncount <= 2;
end
else if(!finished) begin
ncount <= ncount - 1;
XPower <= XPower * X;
end
endmodule
優(yōu)化后的代碼：
module power3(
output reg [7:0] XPower,
input clk,
input [7:0] X
);
reg [7:0] XPower1, XPower2;
reg [7:0] X1, X2;
always @(posedge clk) begin
// Pipeline stage 1
X1 <= X;
XPower1 <= X;
// Pipeline stage 2
X2 <= X1;
XPower2 <= XPower1 * X1;
// Pipeline stage 3
XPower <= XPower2 * X2;
end
endmodule
1.2 低延遲
以1.1節(jié)優(yōu)化后的代碼舉例圆米，去掉中間寄存器修改為組合邏輯卒暂，則運(yùn)算可以在一個時鐘內(nèi)完成娄帖。
代價：組合邏輯增加了寄存器之間的延遲也祠。
module power3(
output [7:0] XPower,
input [7:0] X
);
reg [7:0] XPower1, XPower2;
reg [7:0] X1, X2;
assign XPower = XPower2 * X2;
always @* begin
X1 =X;
XPower1 = X;
end
always @* begin
X2 = X1;
XPower2 = XPower1*X1;
end
endmodule
1.3 時序
時序是指設(shè)計的時鐘速度。 設(shè)計中任意兩個順序元件之間的最大延遲將決定最大時鐘速度诈嘿。
1.3.1 添加中間層寄存器
添加寄存器層通過將關(guān)鍵路徑分成兩個延遲較小的路徑來改進(jìn)時序堪旧。
該技術(shù)應(yīng)用于高度流水線設(shè)計，其中額外的時鐘周期延遲不違反設(shè)計規(guī)范永淌，并且整體功能不會受到進(jìn)一步添加寄存器的影響。
優(yōu)化前代碼：
module fir(
output [7:0] Y,
input [7:0] A, B, C, X,
input clk,
input validsample);
reg [7:0] X1, X2, Y;
always @(posedge clk)
if(validsample) begin
X1 <= X;
X2 <= X1;
Y <= A* X+B* X1+C* X2;
end
endmodule
優(yōu)化后代碼：
module fir(
output [7:0] Y,
input [7:0] A, B, C, X,
input clk,
input validsample);
reg [7:0] X1, X2, Y;
reg [7:0] prod1, prod2, prod3;
always @ (posedge clk) begin
if(validsample) begin
X1 <= X;
X2 <= X1;
prod1 <= A * X;
prod2 <= B * X1;
prod3 <= C * X2;
end
Y <= prod1 + prod2 + prod3;
end
endmodule
1.3.2 并行結(jié)構(gòu)
將一個邏輯函數(shù)分成多個可以并行計算的較小函數(shù)遂蛀，可以將寄存器間路徑延遲減少。
只要當(dāng)前通過串行邏輯串計算的函數(shù)可以被分解并并行計算干厚，就應(yīng)該使用這種技術(shù)。例如前文提到的乘法元算蛮瞄，可以通過下式優(yōu)化：
優(yōu)化后代碼：
module power3(
output [7:0] XPower,
input [7:0] X,
input clk);
reg [7:0] XPower1;
// partial product registers
reg [3:0] XPower2_ppAA, XPower2_ppAB, XPower2_ppBB;
reg [3:0] XPower3_ppAA, XPower3_ppAB, XPower3_ppBB;
reg [7:0] X1, X2;
wire [7:0] XPower2;
// nibbles for partial products (A is MS nibble, B is LS nibble)
wire [3:0] XPower1_A = XPower1[7:4];
wire [3:0] XPower1_B = XPower1[3:0];
wire [3:0] X1_A = X1[7:4];
wire [3:0] X1_B = X1[3:0];
wire [3:0] XPower2_A = XPower2[7:4];
wire [3:0] XPower2_B = XPower2[3:0];
wire [3:0] X2_A = X2[7:4];
wire [3:0] X2_B = X2[3:0];
// assemble partial products
assign XPower2 = (XPower2_ppAA << 8)+(2*XPower2_ppAB << 4)+XPower2_ppBB;
assign XPower= (XPower3_ppAA << 8)+(2*XPower3_ppAB << 4)+XPower3_ppBB;
always @(posedge clk) begin
// Pipeline stage 1
X1 <= X;
XPower1 <= X;
// Pipeline stage 2
X2 <= X1;
// create partial products
XPower2_ppAA <= XPower1_A * X1_A;
XPower2_ppAB <= XPower1_A * X1_B;
XPower2_ppBB <= XPower1_B * X1_B;
// Pipeline stage 3
// create partial products
XPower3_ppAA <= XPower2_A * X2_A;
XPower3_ppAB <= XPower2_A * X2_B;
XPower3_ppBB <= XPower2_B * X2_B;
end
endmodule
1.3.3 扁平邏輯結(jié)構(gòu)
在含有多個優(yōu)先級行為的設(shè)計中所坯，綜合工具通常沒有那么聰明來優(yōu)化時序挂捅，所以芹助，需要我們自行扁平化處理（不影響功能的前提下）。
通過去除不需要的優(yōu)先級編碼闲先，邏輯結(jié)構(gòu)被扁平化状土，路徑延遲被減少伺糠。
優(yōu)化前代碼：
module regwrite(
output reg [3:0] rout,
input clk, in,
input [3:0] ctrl);
always @(posedge clk)
if(ctrl[0]) rout[0] <= in;
else if(ctrl[1]) rout[1] <= in;
else if(ctrl[2]) rout[2] <= in;
else if(ctrl[3]) rout[3] <= in;
endmodule
優(yōu)化后代碼：
module regwrite(
output reg [3:0] rout,
input clk, in,
input [3:0] ctrl);
always @(posedge clk) begin
if(ctrl[0]) rout[0] <= in;
if(ctrl[1]) rout[1] <= in;
if(ctrl[2]) rout[2] <= in;
if(ctrl[3]) rout[3] <= in;
end
endmodule
1.3.4 寄存器平衡
寄存器平衡通過將組合邏輯從關(guān)鍵路徑移動到相鄰路徑來改進(jìn)時序蒙谓。
只要關(guān)鍵路徑和相鄰路徑之間的邏輯高度不平衡，就應(yīng)該使用這種技術(shù)累驮。 由于時鐘速度僅受最壞情況路徑的限制，因此可能只需稍作改動即可成功重新平衡關(guān)鍵邏輯舵揭。
優(yōu)化前代碼：
module adder(
output reg [7:0] Sum,
input [7:0] rA, rB, rC,
input clk);
reg [7:0] A, B, C;
always @(posedge clk) begin
rA <=A;
rB <=B;
rC <=C;
Sum <=rA+rB+rC;
end
endmodule
優(yōu)化后代碼：
module adder(
output reg [7:0] Sum,
input [7:0] A, B, C,
input clk);
reg [7:0] rABSum, rC;
always @(posedge clk) begin
rABSum <= A + B;
rC <= C;
Sum <= rABSum + rC;
end
endmodule
1.3.5 路徑重組
當(dāng)多條路徑與關(guān)鍵路徑組合時谤专，應(yīng)使用此技術(shù)午绳，對組合路徑進(jìn)行重新排序置侍，以便可以將關(guān)鍵路徑移動到更靠近目標(biāo)寄存器的位置。
優(yōu)化前代碼：
module randomlogic(
output reg [7:0] Out,
input [7:0] A, B, C,
input clk,
input Cond1, Cond2);
always @(posedge clk)
if(Cond1)
Out <= A;
else if(Cond2 && (C < 8))
Out <= B;
else
Out <= C;
endmodule
優(yōu)化后代碼：
module randomlogic(
output reg [7:0] Out,
input [7:0] A,B,C,
input clk,
input Cond1,Cond2);
wire CindB = (Cond2 & !Cond1);
always @(posedge clk)
if(CondB && (C < 8))
Out <= B;
else if(Cond1)
Out <= A;
else
Out <= C;
endmodule
