我是 雪天魚盐类，一名FPGA愛好者段直，研究方向是FPGA架構(gòu)探索和數(shù)字IC設(shè)計。

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所用開發(fā)板：正點原子達芬奇FPGA開發(fā)板
芯片型號：Xilinx Artix-7 35T

一牵舱、下載源碼

tinyriscv 官方庫鏈接：https://gitee.com/liangkangnan/tinyriscv

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這里我選擇的是 master v2.4 版本: https://gitee.com/liangkangnan/tinyriscv/tree/v2.4/
用 Git 克隆到本地串绩。（使用的終端軟件是 Cygwin，安裝教程：https://blog.csdn.net/qq_44447544/article/details/123246995?spm=1001.2014.3001.5501）

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二芜壁、創(chuàng)建 Vivado 工程

打開 tinyriscv 文件夾礁凡，可以看到有很多目錄：

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這里 rtl 為tinyriscv Verilog源碼。

用 Vivado 創(chuàng)建工程慧妄，并把源碼和約束添加進去顷牌，具體步驟可見 tinyriscv\fpga\README.md 文件，寫的很詳細塞淹。

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三窟蓝、修改約束文件

所謂的移植其實就是根據(jù)自己所用的板卡編寫正確的管腳約束文件，并且根據(jù)需求修改源碼饱普。
基本步驟如下：

1. 先修改約束文件中的時鐘和復(fù)位引腳綁定
2. 修改狀態(tài)指示信號引腳綁定
   在源碼中运挫，over、succ套耕、halted_ind都是狀態(tài)指示信號谁帕，應(yīng)該綁定到開發(fā)板上的 LED上，而不同的開發(fā)板LED的電路連接方式也不同箍铲，有的是給高電平亮雇卷，有的是給低電平亮。而 tinyriscv 源碼中是給低電平颠猴，即狀態(tài)指示信號有效時為低電平关划，而達芬奇開發(fā)板LED是要給高電平亮，所以要修改源碼翘瓮，取反下就行贮折。

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3.修改串口 tx 和 rx 信號引腳綁定

注：這個是綁開發(fā)板中未使用的任意管腳，而不是綁開發(fā)板上已有的串口资盅。

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4.修改GPIO外設(shè)所用的引腳約束

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5.修改JTAG所用的引腳約束

注：這個是綁開發(fā)板中未使用的任意管腳调榄，而不是綁FPGA自己的JTAG，F(xiàn)PGA自己的JTAG已經(jīng)和開發(fā)板上的Flash綁定好了呵扛，無法使用每庆，就像按鍵，led燈所綁定的管腳一樣今穿，都已經(jīng)被使用了缤灵，無法被復(fù)用。

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6.修改SPI所用的引腳約束

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7.添加時鐘約束

由于 jtag_TCK 信號在設(shè)計中是作為同步時鐘的，而敏感列表中無晶振時鐘所對應(yīng)的信號腮出。所以要添加下面語句;

create_clock -name jtag_clk_pin -period 300 [get_ports {jtag_TCK}];
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets jtag_TCK]

完整的約束文件：

# 時鐘約束50MHz帖鸦，占空比50%
create_clock -add -name sys_clk_pin -period 20.00 -waveform {0 10} [get_ports {clk}];

# 時鐘引腳
set_property -dict { PACKAGE_PIN R4 IOSTANDARD LVCMOS33 } [get_ports {clk}]; 

# 復(fù)位引腳
set_property -dict { PACKAGE_PIN U2 IOSTANDARD LVCMOS33 } [get_ports {rst}]; 

# 程序執(zhí)行完畢指示引腳，over 為1時有效胚嘲，點亮led0
set_property -dict { PACKAGE_PIN R2 IOSTANDARD LVCMOS33 } [get_ports {over}]; 

# 程序執(zhí)行成功指示引腳作儿，succ 為1時有效，點亮led1
set_property -dict { PACKAGE_PIN R3 IOSTANDARD LVCMOS33 } [get_ports {succ}]; 

# CPU停住指示引腳,halted_ind 為1時有效馋劈，點亮led2
set_property -dict { PACKAGE_PIN V2 IOSTANDARD LVCMOS33 } [get_ports {halted_ind}]; 

# 串口下載使能引腳,由于沒有撥碼開關(guān)和自鎖開關(guān)攻锰，所以綁定到key0上，key0按住不放時才使能串口下載
set_property -dict { PACKAGE_PIN T1 IOSTANDARD LVCMOS33 } [get_ports {uart_debug_pin}]; 

# 串口發(fā)送引腳
set_property -dict { PACKAGE_PIN AB6 IOSTANDARD LVCMOS33 } [get_ports {uart_tx_pin}]; 

# 串口接收引腳
set_property -dict { PACKAGE_PIN V7 IOSTANDARD LVCMOS33 } [get_ports {uart_rx_pin}]; 

# GPIO0引腳
set_property -dict { PACKAGE_PIN F16 IOSTANDARD LVCMOS33 } [get_ports {gpio[0]}]; 

# GPIO1引腳
set_property -dict { PACKAGE_PIN F15 IOSTANDARD LVCMOS33 } [get_ports {gpio[1]}]; 

# JTAG TCK引腳  PortA 0
set_property -dict { PACKAGE_PIN AA8 IOSTANDARD LVCMOS33 } [get_ports {jtag_TCK}]; 

create_clock -name jtag_clk_pin -period 300 [get_ports {jtag_TCK}];
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets jtag_TCK]


# JTAG TMS引腳 PortA 3
set_property -dict { PACKAGE_PIN AB8 IOSTANDARD LVCMOS33 } [get_ports jtag_TMS]; 

# JTAG TDI引腳 PortA 1
set_property -dict { PACKAGE_PIN Y7 IOSTANDARD LVCMOS33 } [get_ports {jtag_TDI}]; 

# JTAG TDO引腳 PortA 2
set_property -dict { PACKAGE_PIN Y8 IOSTANDARD LVCMOS33 } [get_ports jtag_TDO]; 

# SPI MISO引腳
set_property -dict { PACKAGE_PIN F14 IOSTANDARD LVCMOS33 } [get_ports {spi_miso}]; 

# SPI MOSI引腳
set_property -dict { PACKAGE_PIN F13 IOSTANDARD LVCMOS33 } [get_ports {spi_mosi}]; 

# SPI SS引腳
set_property -dict { PACKAGE_PIN E13 IOSTANDARD LVCMOS33 } [get_ports {spi_ss}]; 

# SPI CLK引腳
set_property -dict { PACKAGE_PIN E14 IOSTANDARD LVCMOS33 } [get_ports {spi_clk}]; 

#SPI 相關(guān)設(shè)置
set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [current_design]
set_property CONFIG_MODE SPIx4 [current_design]
set_property BITSTREAM.CONFIG.CONFIGRATE 50 [current_design]
set_property CFGBVS VCCO [current_design]
set_property CONFIG_VOLTAGE 3.3 [current_design]
set_property BITSTREAM.CONFIG.UNUSEDPIN PULLUP [current_design]

四侣滩、綜合實現(xiàn)

Layout:

資源消耗;

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所以只要板卡上的資源足夠口注，都可以成功移植 tinyriscv。

五君珠、通過 JTAG debug RISCV

調(diào)試器芯片：ftdi4232HL
配置文件：
ft4232h.cfg:

adapter driver ftdi
# VID and PID 
ftdi vid_pid 0x0403 0x6011
transport select jtag
# TCK frequency
adapter speed 100

# ftdi_layout_init [data] [direction]
# 指定FTDI GPIO的初始數(shù)據(jù)和方向寝志，16bit數(shù)據(jù)寬度。
# 參數(shù)data中1表示高電平策添，0表示低電平材部，而參數(shù)direction中1表示輸出，0表示輸入（注意與常規(guī)的設(shè)定不同）
ftdi layout_init 0x0018 0x05fb

# ftdi_layout_signal name [-data|-ndata data_mask] [-input|-ninput input_mask] [-oe|-noe oe_mask] [-alias|-nalias name]
# 創(chuàng)建一個名字為name的信號唯竹。
# [-data|-ndata data_mask] 
# data_mask:pin mask ndata:invert -data:normal bit
# data_mask是對應(yīng)pin腳的掩碼乐导，-ndata表示輸入數(shù)據(jù)反向，-data則不反向浸颓。
 
ftdi layout_signal nSRST -data 0x0010 -noe 0x0400

tinyriscv.cfg:

set _CHIPNAME riscv
jtag newtap $_CHIPNAME cpu -irlen 5 -expected-id 0x1e200a6f

set _TARGETNAME $_CHIPNAME.cpu
target create $_TARGETNAME riscv -chain-position $_TARGETNAME

riscv set_reset_timeout_sec 1

init
halt

打開 cmd 執(zhí)行命令：openocd -f ft4232h.cfg -f tinyriscv.cfg

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成功檢測到 RISCV CPU物臂。

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目前在學(xué)習(xí) RISCV 的 debug 架構(gòu)，后續(xù)將借助 tinyriscv 進行學(xué)習(xí)产上。

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