發(fā)簡(jiǎn)信
IP屬地：廣西
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To reduce FPGA compilation time by using partition tool of Quartus
Author : monokent First written in 2015. A simple way to reduce Quartus ...
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利用Quartus的Partition功能減少FPGA編譯時(shí)間
版權(quán)歸作者monokent所有炬转，轉(zhuǎn)載請(qǐng)注明出處 此文章選自本人2015年5月郵件內(nèi)容 一個(gè)簡(jiǎn)單的可有效減少Q(mào)uartus編譯時(shí)間的方法逊移。此方法可...
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如何使用for語句簡(jiǎn)化system Verilog代碼
此文為 "How to use "for" statement to facilitate coding with System Verilog...
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How to use "for" statement to facilitate coding with System Verilog
Author: monokent Example 1 Below is two simple examples. Note the differ...
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在Verilog中如何使用signed信號(hào)（有符號(hào)數(shù)）
此文為 "How to use signed variable in System Verilog" 中文版版權(quán)歸作者monokent所有奠骄，轉(zhuǎn)載...
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How to use signed variable in System Verilog
Author: monokent Example 1 In verilog, signed data is in the form of two...
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PN序列生成代碼快速參考
PN序列生成器的基本結(jié)構(gòu)為L(zhǎng)FSR(linear feedback shift register)刺啦，在通信領(lǐng)域PN序列可作為測(cè)試數(shù)據(jù)源或者擾碼生...
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反饋環(huán)路并行解調(diào)代碼調(diào)試心得最近在調(diào)試一個(gè)基于反饋環(huán)路的并行解調(diào)代碼（VHDL in FPGA）渠啤，主要工作是添加對(duì)16QAM的支持（之前只有QPSK）盛撑。調(diào)試過程頗有些波折植阴，...
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沒有記錄，就沒有發(fā)生
記憶力差和缺乏記錄總結(jié)勤家，已經(jīng)成為我前進(jìn)的一大障礙。及時(shí)梳理和反思已做過的工作柳恐，不僅是為了not repeat myself伐脖，更是為了提升技術(shù)感悟...