Clifford E. Cummings 摘要 Verilog 語(yǔ)言中最令人困惑的概念之一是什么時(shí)候變量是reg澡腾，什么時(shí)候變成wire？雖然聲明reg 和wire 的規(guī)則非常...
發(fā)簡(jiǎn)信
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【Verilog】建議從Verilog中刪除那些難看的寄存器數(shù)據(jù)類型
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用CentOS 7安裝cadence搭建適合IC Design的科研環(huán)境（一）——相關(guān)知識(shí)準(zhǔn)備
這篇博客記錄我在用centOS搭建適合模擬集成電路設(shè)計(jì)的科研環(huán)境的過(guò)程，主要內(nèi)容從我的OneNote筆記中整理赊豌，一是為了從雜亂的筆記中篩選出有價(jià)值的信息壤蚜，二是希望能幫助更多像...
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主要介紹一些IC（集成電路）的基礎(chǔ)知識(shí)，包括整個(gè)工藝顶吮，電路設(shè)計(jì)社牲，物理后端設(shè)計(jì)，封裝悴了，測(cè)試等的簡(jiǎn)單知識(shí)并不定期分享一些書(shū)籍搏恤；由于我的工作是數(shù)字集成電路設(shè)計(jì)违寿，所以我從數(shù)字電路入門的角度開(kāi)始慢慢的分享一些知識(shí)和觀點(diǎn)。
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