前言 Verilog是一種硬件描述語言（HDL）压储，該語言在Windows上有集成開發(fā)環(huán)境可以使用路操，如ModelSim，但ModelSim的編輯器不太好用因此筆者萌生了用Sub...
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用Sublime Text搭建簡易IDE編寫Verilog代碼
前言 Verilog是一種硬件描述語言（HDL）压储，該語言在Windows上有集成開發(fā)環(huán)境可以使用路操，如ModelSim，但ModelSim的編輯器不太好用因此筆者萌生了用Sub...