發(fā)簡信
IP屬地：北京
-
VLSI基本術(shù)語和設(shè)計(jì)概述
IC（Integrated Circuit，集成電路）是電子元件，它將大量微小的電子器件（大部分是晶體管）放在一塊半導(dǎo)體材料上（通常是硅）集成并...
-
布圖前后的STA
在成功綜合之后档插，必須對所得的網(wǎng)表進(jìn)行靜態(tài)時序分析以檢查時序違例鹦赎，時序違例可包含建立和/保持時間違例彼妻。 綜合設(shè)計(jì)的重點(diǎn)在于最大化建立時間其爵，因此會遇...
-
周六休息
今天周六咖耘，休息饭于。 早上睡到了十點(diǎn)蜀踏，然后玩了一會秦時明月手游，感慨還是氪金大佬厲害掰吕。 下午準(zhǔn)備做點(diǎn)工作果覆，由于不在學(xué)校，所以托朋友開了teamvie...
-
PT時序分析命令
本節(jié)有選擇地簡要描述用于進(jìn)行STA的PT命令殖熟，對于指令的用法局待，可以在命令行中使用man命令查詢。 set_disable_timing：這個命令...
-
PRIMETIME基礎(chǔ)
PrimeTime（PT）是Synopsys的簽收品質(zhì)（sign-off quality）的靜態(tài)時序分析工具菱属。靜態(tài)時序分析（STA）無疑是設(shè)計(jì)流...
-
SDF生成——為動態(tài)時序仿真
標(biāo)準(zhǔn)延遲格式或SDF包括設(shè)計(jì)中所有單元的時序信息钳榨，它為仿真門級網(wǎng)表提供時序信息。 1 SDF文件 SDF文件包括設(shè)計(jì)中每個單元的時序信息纽门，基本的...
-
修正保持時間違例
幾乎每一個設(shè)計(jì)都會經(jīng)歷修正保持時間違例的過程薛耻，尤其是對較快的工藝。大多數(shù)設(shè)計(jì)人員以緊約束進(jìn)行綜合設(shè)計(jì)以最大化建立時間赏陵，所得的結(jié)果是一快速邏輯饼齿，其...
-
數(shù)字后端之布圖簡介有了正確和優(yōu)化的網(wǎng)表饲漾，用戶可以用布圖工具將設(shè)計(jì)轉(zhuǎn)化為它的物理形式。雖然布圖是一個復(fù)雜的過程缕溉，但可歸納為如下三個基本步驟： ——布圖規(guī)劃 ——時鐘...
-
數(shù)字集成電路時鐘網(wǎng)絡(luò)優(yōu)化和面積優(yōu)化
1. 優(yōu)化時鐘網(wǎng)絡(luò) 優(yōu)化時鐘網(wǎng)絡(luò)是最難執(zhí)行的操作之一考传。這是由于當(dāng)我們向下進(jìn)入VDSM（超深亞微米）工藝時，金屬電阻急劇增加倒淫，從而引起由時鐘引腳輸...