目的 我們想要獲取到代碼倉(cāng)庫(kù)中分支“a” 中的文件到本地，我了解到有三種方法。 方法一：直接獲取 *首先新建個(gè)文件夾，右鍵打開Git Bash *在Git Bash中直接輸入...
發(fā)簡(jiǎn)信
IP屬地：北京
-
Git如何拉取指定遠(yuǎn)程分支 -
VLSI基本術(shù)語(yǔ)和設(shè)計(jì)概述
IC（Integrated Circuit，集成電路）是電子元件辙售，它將大量微小的電子器件（大部分是晶體管）放在一塊半導(dǎo)體材料上（通常是硅）集成并互連在一起。許多這樣的電路在一...
-
布圖前后的STA
在成功綜合之后，必須對(duì)所得的網(wǎng)表進(jìn)行靜態(tài)時(shí)序分析以檢查時(shí)序違例姐帚，時(shí)序違例可包含建立和/保持時(shí)間違例。 綜合設(shè)計(jì)的重點(diǎn)在于最大化建立時(shí)間障涯，因此會(huì)遇到非常少的建立時(shí)間違例（如果存...
-
周六休息
今天周六罐旗，休息。 早上睡到了十點(diǎn)唯蝶，然后玩了一會(huì)秦時(shí)明月手游九秀，感慨還是氪金大佬厲害。 下午準(zhǔn)備做點(diǎn)工作粘我，由于不在學(xué)校鼓蜒，所以托朋友開了teamviewer，結(jié)果網(wǎng)絡(luò)老是有問題，然...
-
PT時(shí)序分析命令
本節(jié)有選擇地簡(jiǎn)要描述用于進(jìn)行STA的PT命令都弹，對(duì)于指令的用法娇豫，可以在命令行中使用man命令查詢。 set_disable_timing：這個(gè)命令的應(yīng)用包括禁止一個(gè)單元的時(shí)序弧...
-
PRIMETIME基礎(chǔ)
PrimeTime（PT）是Synopsys的簽收品質(zhì)（sign-off quality）的靜態(tài)時(shí)序分析工具畅厢。靜態(tài)時(shí)序分析（STA）無(wú)疑是設(shè)計(jì)流程中最重要的一步锤躁，它決定了設(shè)計(jì)...
-
SDF生成——為動(dòng)態(tài)時(shí)序仿真
標(biāo)準(zhǔn)延遲格式或SDF包括設(shè)計(jì)中所有單元的時(shí)序信息，它為仿真門級(jí)網(wǎng)表提供時(shí)序信息或详。 1 SDF文件 SDF文件包括設(shè)計(jì)中每個(gè)單元的時(shí)序信息系羞，基本的時(shí)序數(shù)據(jù)由以下幾部分組成： —...
-
修正保持時(shí)間違例
幾乎每一個(gè)設(shè)計(jì)都會(huì)經(jīng)歷修正保持時(shí)間違例的過程，尤其是對(duì)較快的工藝霸琴。大多數(shù)設(shè)計(jì)人員以緊約束進(jìn)行綜合設(shè)計(jì)以最大化建立時(shí)間椒振，所得的結(jié)果是一快速邏輯，其數(shù)據(jù)相對(duì)于時(shí)鐘較快地到達(dá)觸發(fā)器...
-
數(shù)字后端之布圖簡(jiǎn)介有了正確和優(yōu)化的網(wǎng)表梧乘，用戶可以用布圖工具將設(shè)計(jì)轉(zhuǎn)化為它的物理形式澎迎。雖然布圖是一個(gè)復(fù)雜的過程，但可歸納為如下三個(gè)基本步驟： ——布圖規(guī)劃 ——時(shí)鐘樹插入 ——布線 1 布圖規(guī)劃...
-
數(shù)字集成電路時(shí)鐘網(wǎng)絡(luò)優(yōu)化和面積優(yōu)化
1. 優(yōu)化時(shí)鐘網(wǎng)絡(luò) 優(yōu)化時(shí)鐘網(wǎng)絡(luò)是最難執(zhí)行的操作之一选调。這是由于當(dāng)我們向下進(jìn)入VDSM（超深亞微米）工藝時(shí)夹供，金屬電阻急劇增加，從而引起由時(shí)鐘引腳輸入到寄存器的巨大延遲仁堪。當(dāng)不需要...
-
數(shù)字集成電路布圖前準(zhǔn)備
綜合工具和布局布線（Place&Route）工具（布圖工具）之間存在明確定義的接口哮洽，Synopsys稱這個(gè)接口為L(zhǎng)inks to Layout或LTL。幾乎所有的設(shè)計(jì)都需要L...
-
數(shù)字集成電路設(shè)計(jì)空間探索和編譯策略
在理想情況下弦聂，將滿足所有時(shí)序要求鸟辅，并且占有面積最小的綜合后的設(shè)計(jì)視為是完全優(yōu)化的。 1 設(shè)計(jì)空間探索 分析設(shè)計(jì)速度和面積莺葫，并以最小的面積取得最快的邏輯過程被稱為設(shè)計(jì)空間探索匪凉。...
-
時(shí)鐘描述和綜合實(shí)例
1. 時(shí)鐘問題 在任何設(shè)計(jì)中，綜合的最關(guān)鍵部分是時(shí)鐘的描述捺檬，總是有關(guān)于布圖前后定義的問題再层。 過去傳統(tǒng)上在時(shí)鐘源旁放置大的緩沖器以驅(qū)動(dòng)整個(gè)時(shí)鐘網(wǎng)絡(luò)。在版圖中使用粗時(shí)鐘主干以獲得...
-
Synopsys設(shè)計(jì)約束1. 設(shè)計(jì)約束 上一節(jié)描述了設(shè)計(jì)環(huán)境的約束： https://mp.weixin.qq.com/s?__biz=Mzg4OTIwNzE4Mg==&mid=2247483754...
-
Synopsys設(shè)計(jì)環(huán)境約束本節(jié)和下一節(jié)將討論設(shè)計(jì)環(huán)境及其約束的過程堡纬，描述了各種廣為使用的DC命令和其他可用于綜合復(fù)雜ASIC設(shè)計(jì)的約束聂受。請(qǐng)注意介紹的是最常用的選項(xiàng)，建議參考DC使用手冊(cè)以查詢特定命令的...
-
我寫的文章有人收了
今天很開心隐轩，我寫的一篇文章有人私信我饺饭，說我的文章很溫暖，問我可不可以轉(zhuǎn)載职车，我很開心，我就答應(yīng)了。雖然稿費(fèi)很少悴灵，但也是對(duì)我莫大的鼓勵(lì)扛芽。 還有就是我寫的一首小詩(shī)被八個(gè)專題收了。我...
-
我曾把貝轉(zhuǎn)成了鉆
那是我剛來(lái)簡(jiǎn)書的時(shí)候积瞒，怕寫的不好川尖，總是一直在瀏覽主頁(yè)推薦的文章，有的文章就好幾百個(gè)鉆茫孔，有的文章只有零點(diǎn)零幾個(gè)鉆叮喳，我看了好多別人寫的文章，大概十天左右缰贝，終于明白了鉆和貝是怎么回...
-
HDL邏輯推斷
高層次描述語(yǔ)言（HDL）如VHDL和Verilog是綜合的前端馍悟。HDL設(shè)計(jì)允許用工藝無(wú)關(guān)的方式來(lái)表示。然而剩晴，不是所有的HDL結(jié)構(gòu)都能被綜合锣咒，不僅如此，也不是所有的HDL代碼都...