基于standcell的簡單ASIC設(shè)計(jì)流程如下
- 算法模型（C/C++/Matlab）
- RTL HDL（VHDL/Verilog）
RTL——Register Transfer Level（寄存器傳輸級）
不關(guān)心寄存器和組合邏輯的細(xì)節(jié)蒂胞，通過寄存器到寄存器的邏輯功能來描述電路的HDL層次图呢，比門級簡單高效的多。
RTL HDL最重要的特性就是可進(jìn)行綜合生成網(wǎng)表文件骗随。 - Netlist Verilog
網(wǎng)表文件是具體的電路結(jié)構(gòu)圖 - Layout GDSII
對網(wǎng)表文件進(jìn)行布局布線為實(shí)際電路版圖 - Tape - Out
流片階段
詳細(xì)流程
第一步 Marketing request（市場需求）
第二步 Architecture Specification.（產(chǎn)品結(jié)構(gòu)說明書）
架構(gòu)師擔(dān)綱把頂層架構(gòu)和項(xiàng)目函數(shù)說明文檔給出
- top architect
- project function spec
第三步 Arch/Algorithm Emulation（算法模擬）
算法工程師用C/C++/Matlab進(jìn)行算法模擬仿真
第四步 Design Spec （設(shè)計(jì)規(guī)格說明書）
即產(chǎn)品說明文檔蛤织，類似軟件開發(fā)過程中的產(chǎn)品經(jīng)理給出的文檔
第五步 RTL coding 階段（Top層）和IP Level RTL Coding 階段（IP層）
代碼實(shí)現(xiàn)
RTL design engineer使用硬件描述語言進(jìn)行電路描述
第六步 simulation&verification 仿真驗(yàn)證階段
- RTL simulation 和 RTL verification
- IP Level RTL simulation 和 IP Level verification
- Unit/Chip Level RTL simulation 和 Unit/Chip Level verification
仿真驗(yàn)證工具
- Cadence 公司——Incisive
- Synopsys公司——VCS
- Mentor公司——QuestaSim
第七步 邏輯綜合階段Logic Synthesis——屬于前端范疇
設(shè)計(jì)和驗(yàn)證結(jié)束后就是邏輯綜合階段，邏輯綜合會(huì)把設(shè)計(jì)實(shí)現(xiàn)的RTL代碼映射到特定的工藝庫上鸿染，輸出成門級網(wǎng)表Netlist指蚜。
需要注意的是邏輯綜合需要基于特定的綜合庫，不同的庫中涨椒，門電路基本標(biāo)準(zhǔn)單元standard cell的面積摊鸡、時(shí)序參數(shù)是不一樣的。
邏輯綜合工具
- Cadence 公司——Genus
- Synopsys公司——Design
- Compiler公司——DC
第八步 形式驗(yàn)證階段——屬于前端范疇
上個(gè)階段輸出了網(wǎng)表蚕冬，那么輸出的網(wǎng)表是否和HDL設(shè)計(jì)一致呢免猾？所以需要對網(wǎng)表進(jìn)行驗(yàn)證，也叫形式驗(yàn)證囤热。常用的就是等價(jià)性檢查（equivalence check）方法猎提，以功能驗(yàn)證后的HDL設(shè)計(jì)為參考，對比綜合后的網(wǎng)表功能旁蔼，他們是否在功能上存在等價(jià)性锨苏，保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能。
形式驗(yàn)證工具
- Cadence 公司——Conformal
- Synopsys公司——Formality
第九步 STA階段（靜態(tài)時(shí)序分析）——屬于前端范疇
主要是在時(shí)序上對電路進(jìn)行驗(yàn)證棺聊，檢查電路是否存在建立時(shí)間（setup time）和保持時(shí)間（hold time）的違例（violation）
STA工具
- Cadence 公司——Tempus
- Synopsys公司——Prime Time(PT)
第十步 DFT階段（design for test）——屬于后端范疇
可測性設(shè)計(jì)伞租，在設(shè)計(jì)中插入掃描鏈。
DFT工具：
BSCAN技術(shù)– 測試IO pad限佩，主要實(shí)現(xiàn)工具是：Mentor的BSDArchit肯夏、sysnopsy的BSD Compiler；
MBIST技術(shù)– 測試mem犀暑，主要實(shí)現(xiàn)工具是：Mentor的MBISTArchitect 驯击、Tessent mbist；
ATPG 技術(shù)– 測試std-logic耐亏，主要實(shí)現(xiàn)工具是：產(chǎn)生ATPG使用Mentor的 TestKompress 徊都、synopsys TetraMAX，插入scan chain主要使用synopsys 的DFT compiler广辰。
第十一步 版圖生成暇矫，自動(dòng)布局布線階段（PR）——屬于后端范疇
放置芯片的宏單元模塊主之，影響芯片的最終面積，IP模塊李根、RAM槽奕、I/O引腳等擺放位置。
自動(dòng)布局布線工具
- Cadence 公司——Innovus
- Synopsys公司——IC Compiler（ICC）
第十二步 時(shí)鐘樹插入階段
時(shí)鐘的布線房轿，時(shí)鐘的分布應(yīng)該是對稱式的連接到各個(gè)寄存器單元粤攒，從而使時(shí)鐘從同一個(gè)時(shí)鐘源到達(dá)各個(gè)寄存器時(shí)，時(shí)鐘延遲差異最小囱持。
第十三步 DRC/LVS物理驗(yàn)證階段
DRC——Design Rule Check 設(shè)計(jì)規(guī)則檢查
LVS——Layout Versus Schematic 版圖一致性驗(yàn)證
物理驗(yàn)證工具
- Cadence 公司——Diva/Dracula
- Synopsys公司——Hercules
- Mentor公司——Calibre
第十四步 Post_Layout STA
第十五步 生成最終的GDSII
GDSII流格式夯接，常見的縮寫GDSII，是一個(gè)數(shù)據(jù)庫文件格式纷妆。它用于集成電路版圖的數(shù)據(jù)轉(zhuǎn)換盔几，并成為事實(shí)上的工業(yè)標(biāo)準(zhǔn)。GDSII是一個(gè)二進(jìn)制文件掩幢，其中含有集成電路版圖中的平面的幾何形狀逊拍，文本或標(biāo)簽，以及其他有關(guān)信息并可以由層次結(jié)構(gòu)組成际邻。GDSII數(shù)據(jù)可用于重建所有或部分的版圖信息芯丧。它可以用作制作光刻掩膜版。
