目前甜癞，大型設(shè)計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設(shè)計阻肩，對時鐘的周期带欢、占空比、延時和抖動提出了更高的要求烤惊。為了滿足同步時序設(shè)計的要求乔煞，一般在FPGA設(shè)計中采用全局時鐘資源驅(qū)動設(shè)計的主時鐘，以達(dá)到最低的時鐘抖動和延遲柒室。 FPGA全局時鐘資源一般使用全銅層工藝實現(xiàn)渡贾，并設(shè)計了專用時鐘緩沖與驅(qū)動結(jié)構(gòu)，從而使全局時鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)雄右、I/O單元(IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小空骚。為了適應(yīng)復(fù)雜設(shè)計的需要，Xilinx的FPGA中集成的專用時鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加擂仍，最新的Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數(shù)字時鐘管理模塊(DCM)囤屹。
與全局時鐘資源相關(guān)的原語常用的與全局時鐘資源相關(guān)的Xilinx器件原語包括：IBUFG、IBUFGDS逢渔、BUFG肋坚、BUFGP、BUFGCE肃廓、BUFGMUX智厌、BUFGDLL和DCM等，如圖1所示盲赊。
IBUFG即輸入全局緩沖铣鹏，是與專用全局時鐘輸入管腳相連接的首級全局緩沖。所有從全局時鐘管腳輸入的信號必須經(jīng)過IBUF元哀蘑，否則在布局布線時會報錯诚卸。 IBUFG支持AGP、CTT绘迁、GTL惨险、GTLP、HSTL脊髓、LVCMOS辫愉、LVDCI、LVDS将硝、LVPECL恭朗、LVTTL屏镊、PCI、PCIX和 SSTL等多種格式的IO標(biāo)準(zhǔn)痰腮。
IBUFGDS是IBUFG的差分形式而芥，當(dāng)信號從一對差分全局時鐘管腳輸入時，必須使用IBUFGDS作為全局時鐘輸入緩沖膀值。IBUFG支持BLVDS棍丐、LDT、LVDSEXT沧踏、LVDS歌逢、LVPECL和ULVDS等多種格式的IO標(biāo)準(zhǔn)。
BUFG是全局緩沖翘狱，它的輸入是IBUFG的輸出秘案，BUFG的輸出到達(dá)FPGA內(nèi)部的IOB、CLB潦匈、選擇性塊RAM的時鐘延遲和抖動最小阱高。
BUFGCE是帶有時鐘使能端的全局緩沖。它有一個輸入I茬缩、一個使能端CE和一個輸出端O赤惊。只有當(dāng)BUFGCE的使能端CE有效(高電平)時，BUFGCE才有輸出凰锡。
BUFGMUX是全局時鐘選擇緩沖荐捻，它有I0和I1兩個輸入，一個控制端S寡夹，一個輸出端O。當(dāng)S為低電平時輸出時鐘為I0厂置，反之為I1菩掏。需要指出的是BUFGMUX的應(yīng)用十分靈活，I0和I1兩個輸入時鐘甚至可以為異步關(guān)系昵济。
BUFGP相當(dāng)于IBUG加上BUFG智绸。
BUFGDLL是全局緩沖延遲鎖相環(huán)，相當(dāng)于BUFG與DLL的結(jié)合访忿。BUFGDLL在早期設(shè)計中經(jīng)常使用瞧栗，用以完成全局時鐘的同步和驅(qū)動等功能。隨著數(shù)字時鐘管理單元(DCM)的日益完善海铆，目前BUFGDLL的應(yīng)用已經(jīng)逐漸被DCM所取代迹恐。
DCM即數(shù)字時鐘管理單元，主要完成時鐘的同步卧斟、移相殴边、分頻憎茂、倍頻和去抖動等。DCM與全局時鐘有著密不可分的聯(lián)系锤岸，為了達(dá)到最小的延遲和抖動竖幔，幾乎所有的DCM應(yīng)用都要使用全局緩沖資源。DCM可以用Xilinx ISE軟件中的Architecture Wizard直接生成是偷。
全局時鐘資源的使用方法 全局時鐘資源的使用方法(五種)
1.IBUFG + BUFG的使用方法：
IBUFG后面連接BUFG的方法是最基本的全局時鐘資源使用方法拳氢，由于IBUFG組合BUFG相當(dāng)于BUFGP，所以在這種使用方法也稱為BUFGP方法蛋铆。
IBUFGDS + BUFG的使用方法：
當(dāng)輸入時鐘信號為差分信號時馋评，需要使用IBUFGDS代替IBUFG。IBUFG + DCM + BUFG的使用方法：
這種使用方法最靈活戒职，對全局時鐘的控制更加有效栗恩。通過DCM模塊不僅僅能對時鐘進(jìn)行同步、移相洪燥、分頻和倍頻等變換磕秤，而且可以使全局時鐘的輸出達(dá)到無抖動延遲。Logic ＋ BUFG的使用方法：
BUFG不但可以驅(qū)動IBUFG的輸出捧韵，還可以驅(qū)動其它普通信號的輸出市咆。當(dāng)某個信號(時鐘、使能再来、快速路徑)的扇出非常大蒙兰，并且要求抖動延遲最小時，可以使用BUFG驅(qū)動該信號芒篷，使該信號利用全局時鐘資源搜变。但需要注意的是，普通IO的輸入或普通片內(nèi)信號進(jìn)入全局時鐘布線層需要一個固有的延時针炉，一般在10ns左右挠他，即普通IO和普通片內(nèi)信號從輸入到BUFG輸出有一個約10ns左右的固有延時，但是BUFG的輸出到片內(nèi)所有單元(IOB篡帕、CLB殖侵、選擇性塊RAM)的延時可以忽略不計為“0”ns。
5． Logic + DCM + BUFG的使用方法：
DCM同樣也可以控制并變換普通時鐘信號镰烧，即DCM的輸入也可以是普通片內(nèi)信號拢军。使用全局時鐘資源的注意事項全局時鐘資源必須滿足的重要原則是：使用IBUFG或IBUFGDS的充分必要條件是信號從專用全局時鐘管腳輸入。換言之怔鳖，當(dāng)某個信號從全局時鐘管腳輸入茉唉，不論它是否為時鐘信號，都必須使用IBUFG或IBUFGDS；如果對某個信號使用了IBUFG或IBUFGDS硬件原語赌渣，則這個信號必定是從全局時鐘管腳輸入的魏铅。如果違反了這條原則，那么在布局布線時會報錯坚芜。這條規(guī)則的使用是由FPGA的內(nèi)部結(jié)構(gòu)決定的：IBUFG和IBUFGDS的輸入端僅僅與芯片的專用全局時鐘輸入管腳有物理連接览芳，與普通IO和其它內(nèi)部CLB等沒有物理連接。另外鸿竖，由于BUFGP相當(dāng)于IBUFG和BUFG的組合沧竟，所以BUFGP的使用也必須遵循上述的原則。
全局時鐘資源的例化方法大致可分為兩種：
一是在程序中直接例化全局時鐘資源缚忧；
二是通過綜合階段約束或者實現(xiàn)階段約束實現(xiàn)對全局時鐘資源的使用悟泵；
第一種方法比較簡單，用戶只需按照前面講述的5種全局時鐘資源的基本使用方法編寫代碼或者繪制原理圖即可闪水。
第二方法是通過綜合階段約束或?qū)崿F(xiàn)階段的約束完成對全局時鐘資源的調(diào)用糕非，這種方法根據(jù)綜合工具和布局布線工具的不同而異。
IBUFDS球榆、IBUFGDS和OBUFDS都是差分信號緩沖器朽肥，用于不同電平接口之間的緩沖和轉(zhuǎn)換。IBUFDS 是差分輸入的時候用持钉，OBUFDS是差分輸出的時候用衡招，而IBUFGDS則是時鐘信號專用的輸入緩沖器。
下面詳細(xì)說明：
IBUFDS
Differential Signaling Input Buffer with Selectable I/O Interface
//差分輸入時鐘緩沖器
IBUFDS是一個輸入緩沖器每强，支持低壓差分信號（如LVCMOS始腾、LVDS等）。在IBUFDS中空执，一個電平接口用兩個獨特的電平接口（I和IB）表示浪箭。一個可以認(rèn)為是主信號，另一個可以認(rèn)為是從信號辨绊。主信號和從信號是同一個邏輯信號奶栖，但是相位相反。
Inputs
Outputs
Verilog Instantiation Template
IBUFDS instance_name (.O (user_O),
.I (user_I),
.IB (user_IB));
IBUFGDS
Dedicated（專用的） Differential Signaling Input Buffer with Selectable I/O Interface
//專用差分輸入時鐘緩沖器
IBUFGDS是一個連接時鐘信號BUFG或DCM的專用的差分信號輸入緩沖器邢羔。在IBUFGDS中，一個電平接口用兩個獨立的電平接口（I和IB）表示桑孩。一個可以認(rèn)為是主信號拜鹤，另一個可以認(rèn)為是從信號。主信號和從信號是同一個邏輯信號流椒，但是相位相反敏簿。
- The dash (-) means No Change.
Verilog Instantiation Template
IBUFGDS instance_name (.O (user_O),
.I (user_I),
.IB (user_IB));
OBUFDS
Differential Signaling Output Buffer with Selectable I/O Interface
//差分輸出時鐘緩沖器
OBUFDS是一個輸出緩沖器，支持低壓差分信號。OBUFDS隔離出了內(nèi)電路并向芯片上的信號提供驅(qū)動電流惯裕。它的輸出用O和OB兩個獨立接口表示温数。一個可以認(rèn)為是主信號，另一個可以認(rèn)為是從信號蜻势。主信號和從信號是同一個邏輯信號撑刺，但是，相位相反握玛。
Verilog Instantiation Template
OBUFDS instance_name (.O (user_O),
.OB (user_OB),
.I (user_I));
