姓名：徐嬌 ? ?學(xué)號：17011210547

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【嵌牛導(dǎo)讀】從大學(xué)時代第一次接觸FPGA至今已有10多年的時間艳吠，至今記得當(dāng)初第一次在EDA實驗平臺上完成數(shù)字秒表粥帚、搶答器、密碼鎖等實驗時那個興奮勁秧饮。當(dāng)時由于沒有接觸到HDL硬件描述語言凤类，設(shè)計都是在MAX+plus II原理圖環(huán)境下用74系列邏輯器件搭建起來的穗泵。后來讀研究生，工作陸陸續(xù)續(xù)也用過Quartus II谜疤、FoundaTIon佃延、ISE、Libero茎截，并且學(xué)習(xí)了verilogHDL語言苇侵，學(xué)習(xí)的過程中也慢慢體會到verilog的妙用，原來一小段語言就能完成復(fù)雜的原理圖設(shè)計企锌，而且語言的移植性可操作性比原理圖設(shè)計強很多。當(dāng)然于未，任何編程語言的學(xué)習(xí)都不是一朝一夕的事撕攒，經(jīng)驗技巧的積累都是在點滴中完成陡鹃，F(xiàn)PGA設(shè)計也無例外。下面就以我的切身體會抖坪，談?wù)凢PGA設(shè)計的經(jīng)驗技巧萍鲸。

【嵌牛鼻子】FPGA設(shè)計、經(jīng)驗技巧

【嵌牛提問】FPGA設(shè)計的經(jīng)驗技巧擦俐？

【嵌牛正文】

? ??????在學(xué)習(xí)一門技術(shù)之前我們往往從它的編程語言入手脊阴，比如學(xué)習(xí)單片機時，我們往往從匯編或者C語言入門蚯瞧。所以不少開始接觸FPGA的開發(fā)人員嘿期，往往是從VHDL或者Verilog開始入手學(xué)習(xí)的。但我個人認(rèn)為埋合，若能先結(jié)合《數(shù)字電路基礎(chǔ)》系統(tǒng)學(xué)習(xí)各種74系列邏輯電路备徐，深刻理解邏輯功能，對于學(xué)習(xí)HDL語言大有裨益甚颂，往往會起到事半功倍的效果蜜猾。

????????當(dāng)然，任何編程語言的學(xué)習(xí)都不是一朝一夕的事振诬，經(jīng)驗技巧的積累都是在點滴中完成蹭睡，F(xiàn)PGA設(shè)計也無例外。下面就以我的切身體會赶么，談?wù)凢PGA設(shè)計的經(jīng)驗技巧肩豁。

????????我們先談一下FPGA基本知識：

? ??????1.硬件設(shè)計基本原則

FPGA（Field-Programmable Gate Array），即現(xiàn)場可編程門陣列禽绪，它是在PAL蓖救、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物印屁。它是作為專用集成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的循捺，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點雄人。

????????速度與面積平衡和互換原則：

????????一個設(shè)計如果時序余量較大从橘，所能跑的頻率遠(yuǎn)高于設(shè)計要求，能可以通過模塊復(fù)用來減少整個設(shè)計消耗的芯片面積础钠，這就是用速度優(yōu)勢換面積的節(jié)約;

????????反之恰力，如果一個設(shè)計的時序要求很高，普通方法達不到設(shè)計頻率旗吁，那么可以通過數(shù)據(jù)流串并轉(zhuǎn)換踩萎，并行復(fù)制多個操作模塊，對整個設(shè)計采用“乒乓操作”和“串并轉(zhuǎn)換”的思想進行處理很钓，在芯片輸出模塊處再對數(shù)據(jù)進行“并串轉(zhuǎn)換”香府。從而實現(xiàn)了用面積復(fù)制換取速度的提高董栽。

????????硬件原則：理解HDL本質(zhì)。

????????系統(tǒng)原則：整體把握企孩。

????????同步設(shè)計原則：設(shè)計時序穩(wěn)定的基本原則锭碳。

? ??????2.Verilog作為一種HDL語言，對系統(tǒng)行為的建模方式是分層次的

????????比較重要的層次有系統(tǒng)級勿璃、算法級擒抛、寄存器傳輸級、邏輯級补疑、門級歧沪、電路開關(guān)級。

? ??????3.實際工作中癣丧，除了描述仿真測試激勵時使用for循環(huán)語句外槽畔，極少在RTL級編碼中使用for循環(huán)

????????這是因為for循環(huán)會被綜合器展開為所有變量情況的執(zhí)行語句，每個變量獨立占用寄存器資源胁编，不能有效的復(fù)用硬件邏輯資源厢钧，造成巨大的浪費。一般常用case語句代替嬉橙。

? ??????4. if…else…和case在嵌套描述時是有很大區(qū)別的

????????if…else…是有優(yōu)先級的早直，一般來說，第一個if的優(yōu)先級最高市框，最后一個else的優(yōu)先級最低霞扬。而case語句是平行語句，它是沒有優(yōu)先級的枫振，而建立優(yōu)先級結(jié)構(gòu)需要耗費大量的邏輯資源喻圃，所以能用case的地方就不要用if…else…語句。

????????補充：1.也可以用if…; if…; if…;描述不帶優(yōu)先級的“平行”語句粪滤。

? ??????5.FPGA一般觸發(fā)器資源比較豐富斧拍，而CPLD組合邏輯資源更豐富

? ??????6.FPGA和CPLD的組成

????????FPGA基本有可編程I/O單元、基本可編程邏輯單元杖小、嵌入式塊RAM肆汹、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等6部分組成予权。

????????CPLD的結(jié)構(gòu)相對比較簡單昂勉，主要由可編程I/O單元、基本邏輯單元扫腺、布線池和其他輔助功能模塊組成岗照。

? ??????7.Block RAM

????????3種塊RAM結(jié)構(gòu)，M512 RAM（512bit）、M4K RAM（4Kbit）谴返、M-RAM（64Kbit）煞肾。

????????M512 RAM：適合做一些小的Buffer咧织、FIFO嗓袱、DPRAM、SPRAM习绢、ROM等;

????????M4K RAM： 適用于一般的需求;

????????M-RAM： 適合做大塊數(shù)據(jù)的緩沖區(qū)渠抹。

????????Xlinx 和 LatTIce FPGA的LUT可以靈活配置成小的RAM、ROM闪萄、FIFO等存儲結(jié)構(gòu)梧却，這種技術(shù)被稱為分布式RAM。

????????補充：但是在一般的設(shè)計中败去，不提倡用FPGA/CPLD的片內(nèi)資源配置成大量的存儲器放航，這是處于成本的考慮。所以盡量采用外接存儲器圆裕。

? ??????8.善用芯片內(nèi)部的PLL或DLL資源完成時鐘的分頻广鳍、倍頻率、移相等操作

????????不僅簡化了設(shè)計吓妆，并且能有效地提高系統(tǒng)的精度和工作穩(wěn)定性赊时。

? ??????9.異步電路和同步時序電路的區(qū)別

????????異步電路：

????????電路核心邏輯有用組合電路實現(xiàn)；

????????異步時序電路的最大缺點是容易產(chǎn)生毛刺行拢；

????????不利于器件移植祖秒；

????????不利于靜態(tài)時序分析（STA）、驗證設(shè)計時序性能舟奠。

????????同步時序電路：

????????電路核心邏輯是用各種觸發(fā)器實現(xiàn)竭缝；

????????電路主要信號、輸出信號等都是在某個時鐘沿驅(qū)動觸發(fā)器產(chǎn)生的沼瘫；

????????同步時序電路可以很好的避免毛刺抬纸；

????????利于器件移植；

????????利于靜態(tài)時序分析（STA）晕鹊、驗證設(shè)計時序性能松却。

? ??????10.同步設(shè)計中，穩(wěn)定可靠的數(shù)據(jù)采樣必須遵從以下兩個基本原則：

????????（1）在有效時鐘沿到達前溅话，數(shù)據(jù)輸入至少已經(jīng)穩(wěn)定了采樣寄存器的Setup時間之久晓锻，這條原則簡稱滿足Setup時間原則;

????????（2）在有效時鐘沿到達后，數(shù)據(jù)輸入至少還將穩(wěn)定保持采樣寄存器的Hold時鐘之久飞几，這條原則簡稱滿足Hold時間原則砚哆。

? ??????11.同步時序設(shè)計注意事項

????????異步時鐘域的數(shù)據(jù)轉(zhuǎn)換。

????????組合邏輯電路的設(shè)計方法屑墨。

????????同步時序電路的時鐘設(shè)計躁锁。

????????同步時序電路的延遲纷铣。同步時序電路的延遲最常用的設(shè)計方法是用分頻或者倍頻的時鐘或者同步計數(shù)器完成所需的延遲，對比較大的和特殊定時要求的延時战转，一般用高速時鐘產(chǎn)生一個計數(shù)器搜立，根據(jù)計數(shù)產(chǎn)生延遲;對于比較小的延遲，可以用D觸發(fā)器打一下槐秧，這樣不僅可以使信號延時了一個時鐘周期啄踊，而且完成了信號與時鐘的初次同步。在輸入信號采樣和增加時序約束余量中使用刁标。

????????另外颠通，還有用行為級方法描述延遲，如“#5 a《=4’0101;”這種常用于仿真測試激勵膀懈，但是在電路綜合時會被忽略顿锰，并不能起到延遲作用。

????????Verilog 定義的reg型启搂，不一定綜合成寄存器硼控。在Verilog代碼中最常用的兩種數(shù)據(jù)類型是wire和reg型，一般來說狐血，wire型指定的數(shù)據(jù)和網(wǎng)線通過組合邏輯實現(xiàn)淀歇，而reg型指定的數(shù)據(jù)不一定就是用寄存器實現(xiàn)。

? ??????12.常用設(shè)計思想與技巧

????????（1）乒乓操作匈织；

????????（2）串并轉(zhuǎn)換浪默；

????????（3）流水線操作；

????????（4）異步時鐘域數(shù)據(jù)同步缀匕。是指如何在兩個時鐘不同步的數(shù)據(jù)域之間可靠地進行數(shù)據(jù)交換的問題纳决。數(shù)據(jù)時鐘域不同步主要有兩種情況：

????????①兩個域的時鐘頻率相同，但是相差不固定乡小，或者相差固定但是不可測阔加，簡稱為同頻異相問題。

????????②兩個時鐘頻率根本不同满钟，簡稱異頻問題胜榔。

????????兩種不推薦的異步時鐘域操作方法：一種是通過增加Buffer或者其他門延時來調(diào)整采樣;另一種是盲目使用時鐘正負(fù)沿調(diào)整數(shù)據(jù)采樣。

? ??????13.模塊劃分基本原則

????????（1）對每個同步時序設(shè)計的子模塊的輸出使用寄存器（用寄存器分割同步時序模塊原則）湃番。

????????（2）將相關(guān)邏輯和可以復(fù)用的邏輯劃分在同一模塊內(nèi)（呼應(yīng)系統(tǒng)原則）夭织。

????????（3）將不同優(yōu)化目標(biāo)的邏輯分開。

????????（4）將送約束的邏輯歸到同一模塊吠撮。

????????（5）將存儲邏輯獨立劃分成模塊尊惰。

????????（6）合適的模塊規(guī)模。

????????（7）頂層模塊最好不進行邏輯設(shè)計。

? ??????14.組合邏輯的注意事項

????????（1）避免組合邏輯反饋環(huán)路（容易毛刺弄屡、振蕩题禀、時序違規(guī)等）。

????????解決：A.牢記任何反饋回路必須包含寄存器;B.檢查綜合膀捷、實現(xiàn)報告的warning信息迈嘹，發(fā)現(xiàn)反饋回路（combinaTIonal loops）后進行相應(yīng)修改。

????????（2）替換延遲鏈担孔。

????????解決：用倍頻江锨、分頻或者同步計數(shù)器完成。

????????（3）替換異步脈沖產(chǎn)生單元（毛刺生成器）糕篇。

????????解決：用同步時序設(shè)計脈沖電路。

????????（4）慎用鎖存器酌心。

????????解決方式：

????????A拌消、使用完備的if…else語句;

????????B、檢查設(shè)計中是否含有組合邏輯反饋環(huán)路;

????????C安券、對每個輸入條件墩崩，設(shè)計輸出操作，對case語句設(shè)置default 操作侯勉。特別是在狀態(tài)機設(shè)計中鹦筹，最好有一個default的狀態(tài)轉(zhuǎn)移，而且每個狀態(tài)最好也有一個default的操作址貌。

????????D铐拐、如果使用case語句時，特別是在設(shè)計狀態(tài)機時练对，盡量附加綜合約束屬性遍蟋，綜合為完全條件case語句。

????????小技巧：仔細(xì)檢查綜合器的綜合報告螟凭，目前大多數(shù)的綜合器對所綜合出的latch都會報“warning”虚青，通過綜合報告可以較為方便地找出無意中生成的latch。

? ??????15.時鐘設(shè)計的注意事項

????????同步時序電路推薦的時鐘設(shè)計方法：時鐘經(jīng)全局時鐘輸入引腳輸入螺男，通過FPGA內(nèi)部專用的PLL或DLL進行分頻/倍頻棒厘、移相等調(diào)整與運算，然后經(jīng)FPGA內(nèi)部全局時鐘布線資源驅(qū)動到達芯片內(nèi)所有寄存器和其他模塊的時鐘輸入端下隧。

????????FPGA設(shè)計者的5項基本功：仿真奢人、綜合、時序分析汪拥、調(diào)試达传、驗證。

????????對于FPGA設(shè)計者來說，練好這5項基本功宪赶，與用好相應(yīng)的EDA工具是同一過程宗弯，對應(yīng)關(guān)系如下：

????????1. 仿真：Modelsim， Quartus II（Simulator Tool）

????????2. 綜合：Quartus II （Compiler Tool搂妻， RTL Viewer蒙保， Technology Map Viewer， Chip Planner）

????????3. 時序：Quartus II （TImeQuest Timing Analyzer欲主， Technology Map Viewer邓厕， Chip Planner）

????????4. 調(diào)試：Quartus II （SignalTap II Logic Analyzer， Virtual JTAG扁瓢， Assignment Editor）

????????5. 驗證：Modelsim详恼， Quartus II（Test Bench Template Writer）

????????掌握HDL語言雖然不是FPGA設(shè)計的全部，但是HDL語言對FPGA設(shè)計的影響貫穿于整個FPGA設(shè)計流程中引几，與FPGA設(shè)計的5項基本功是相輔相成的昧互。

????????對于FPGA設(shè)計者來說，用好“HDL語言的可綜合子集”可以完成FPGA設(shè)計50%的工作——設(shè)計編碼伟桅。

????????練好仿真敞掘、綜合、時序分析這3項基本功楣铁，對于學(xué)習(xí)“HDL語言的可綜合子集”有如下幫助：

????????通過仿真玖雁，可以觀察HDL語言在FPGA中的邏輯行為。

????????通過綜合盖腕，可以觀察HDL語言在FPGA中的物理實現(xiàn)形式赫冬。

????????通過時序分析，可以分析HDL語言在FPGA中的物理實現(xiàn)特性赊堪。

????????對于FPGA設(shè)計者來說面殖，用好“HDL語言的驗證子集”，可以完成FPGA設(shè)計另外50%的工作——調(diào)試驗證哭廉。

????????1. 搭建驗證環(huán)境脊僚，通過仿真的手段可以檢驗FPGA設(shè)計的正確性。

????????2. 全面的仿真驗證可以減少FPGA硬件調(diào)試的工作量遵绰。

????????3. 把硬件調(diào)試與仿真驗證方法結(jié)合起來辽幌，用調(diào)試解決仿真未驗證的問題，用仿真保證已經(jīng)解決的問題不在調(diào)試中再現(xiàn)椿访，可以建立一個回歸驗證流程乌企，有助于FPGA設(shè)計項目的維護。

????????FPGA 設(shè)計者的這5項基本功不是孤立的成玫，必須結(jié)合使用加酵，才能完成一個完整的FPGA設(shè)計流程拳喻。反過來說，通過完成一個完整的設(shè)計流程猪腕，才能最有效地練習(xí)這5項基本功冗澈。對這5項基本功有了初步認(rèn)識，就可以逐個深入學(xué)習(xí)一些陋葡，然后把學(xué)到的知識再次用于完整的設(shè)計流程亚亲。如此反復(fù)，就可以逐步提高設(shè)計水平腐缤。采用這樣的循序漸進捌归、螺旋式上升的方法，只要通過培訓(xùn)入了門岭粤，就可以自學(xué)自練惜索，自我提高。

????????市面上出售的有關(guān)FPGA設(shè)計的書籍為了保證結(jié)構(gòu)的完整性绍在，對 FPGA設(shè)計的每一個方面分開介紹门扇，每一方面雖然深入，但是由于缺少其他相關(guān)方面的支持偿渡，讀者很難付諸實踐，只有通讀完全書才能對FPGA設(shè)計獲得一個整體的認(rèn)識霸奕。這樣的書籍溜宽，作為工程培訓(xùn)指導(dǎo)書不行，可以作為某一個方面進階的參考書质帅。

????????對于新入職的員工來說适揉，他們往往對FPGA的整體設(shè)計流程有了初步認(rèn)識，5項基本功的某幾個方面可能很扎實煤惩。但是由于某個或某幾個方面能力的欠缺嫉嘀，限制了他們獨自完成整個設(shè)計流程的能力。入職培訓(xùn)的目的就是幫助他們掌握整體設(shè)計流程魄揉，培養(yǎng)自我獲取信息的能力剪侮，通過幾個設(shè)計流程來回的訓(xùn)練，形成自我促進洛退、自我發(fā)展的良性循環(huán)瓣俯。在這一過程中，隨著對工作涉及的知識的廣度和深度的認(rèn)識逐步清晰兵怯，新員工的自信心也會逐步增強彩匕，對個人的發(fā)展方向也會逐步明確，才能積極主動地參與到工程項目中來媒区。

? ??????最后總結(jié)幾點：

????????1）看代碼驼仪，建模型

????????只有在腦海中建立了一個個邏輯模型掸犬，理解FPGA內(nèi)部邏輯結(jié)構(gòu)實現(xiàn)的基礎(chǔ)，才能明白為什么寫Verilog和寫C整體思路是不一樣的绪爸，才能理解順序執(zhí)行語言和并行執(zhí)行語言的設(shè)計方法上的差異湾碎。在看到一段簡單程序的時候應(yīng)該想到是什么樣的功能電路。

????????2）用數(shù)學(xué)思維來簡化設(shè)計邏輯

????????學(xué)習(xí)FPGA不僅邏輯思維很重要毡泻，好的數(shù)學(xué)思維也能讓你的設(shè)計化繁為簡胜茧，所以啊，那些看見高數(shù)就頭疼的童鞋需要重視一下這門課哦仇味。舉個簡單的例子呻顽，比如有兩個32bit的數(shù)據(jù)X［31:0］與Y［31:0］相乘。當(dāng)然丹墨，無論Altera還是Xilinx都有現(xiàn)成的乘法器IP核可以調(diào)用廊遍，這也是最簡單的方法，但是兩個32bit的乘法器將耗費大量的資源贩挣。那么有沒有節(jié)省資源喉前，又不太復(fù)雜的方式來實現(xiàn)呢？我們可以稍做修改：

????????將X［31:0］拆成兩部分X1［15:0］和X2［15:0］王财，令X1［15:0］=X［31:16］卵迂，X2［15:0］=X［15:0］，則X1左移16位后與X2相加可以得到X;同樣將Y［31:0］拆成兩部分Y1［15:0］和Y2［15:0］绒净，令 Y1［15:0］=Y［31:16］见咒，Y2［15:0］=Y［15:0］，則Y1左移16位后與Y2相加可以得到Y(jié);則X與Y的相乘可以轉(zhuǎn)化為X1和X2 分別與Y1和Y2相乘挂疆，這樣一個32bit*32bit的乘法運算轉(zhuǎn)換成了四個16bit*16bit的乘法運算和三個32bit的加法運算改览。轉(zhuǎn)換后的占用資源將會減少很多，有興趣的童鞋缤言，不妨綜合一下看看宝当，看看兩者差多少。

????????3）時鐘與觸發(fā)器的關(guān)系

????????“時鐘是時序電路的控制者” 這句話太經(jīng)典了胆萧，可以說是FPGA設(shè)計的圣言庆揩。FPGA的設(shè)計主要是以時序電路為主，因為組合邏輯電路再怎么復(fù)雜也變不出太多花樣鸳碧，理解起來也不沒太多困難盾鳞。但是時序電路就不同了，它的所有動作都是在時鐘一拍一拍的節(jié)奏下轉(zhuǎn)變觸發(fā)瞻离，可以說時鐘就是整個電路的控制者腾仅，控制不好，電路功能就會混亂套利。

????????打個比方推励，時鐘就相當(dāng)于人體的心臟鹤耍，它每一次的跳動就是觸發(fā)一個 CLK，向身體的各個器官供血验辞，維持著機體的正常運作稿黄，每一個器官體統(tǒng)正常工作少不了組織細(xì)胞的構(gòu)成，那么觸發(fā)器就可以比作基本單元組織細(xì)胞跌造。時序邏輯電路的時鐘是控制時序邏輯電路狀態(tài)轉(zhuǎn)換的“發(fā)動機”杆怕，沒有它時序邏輯電路就不能正常工作，因為時序邏輯電路主要是利用觸發(fā)器存儲電路的狀態(tài)壳贪，而觸發(fā)器狀態(tài)變換需要時鐘的上升或下降沿陵珍！由此可見時鐘在時序電路中的核心作用！

????????最后簡單說一下體會吧违施，歸結(jié)起來就多實踐互纯、多思考、多問磕蒲。實踐出真知留潦，看 100遍別人的方案不如自己去實踐一下。實踐的動力一方面來自興趣辣往，一方面來自壓力兔院，我個人覺得后者更重要。有需求會容易形成壓力站削，也就是說最好能在實際的項目開發(fā)中鍛煉秆乳，而不是為了學(xué)習(xí)而學(xué)習(xí)。

????????在實踐的過程中要多思考钻哩，多想想問題出現(xiàn)的原因，問題解決后要多問幾個為什么肛冶，這也是經(jīng)驗積累的過程街氢，如果有寫項目日志的習(xí)慣更好，把問題及原因睦袖、解決的辦法都寫進去珊肃。最后還要多問，遇到問題思索后還得不到解決就要問了馅笙，畢竟個人的力量是有限的伦乔，問同學(xué)同事、問搜索引擎董习、問網(wǎng)友都可以烈和，一篇文章、朋友們的點撥都可能幫助自己快速解決問題皿淋。