工作過的朋友肯定知道，公司里是很強(qiáng)調(diào)規(guī)范的而克，特別是對于大的設(shè)計(jì)（無論軟件還是硬件）厢呵，不按照規(guī)范走幾乎是不可實(shí)現(xiàn)的纳鼎。邏輯設(shè)計(jì)也是這樣：如果不按規(guī)范做的話建车，過一個(gè)月后調(diào)試時(shí)發(fā)現(xiàn)有錯(cuò)扩借，回頭再看自己寫的代碼，估計(jì)很多信號功能都忘了缤至，更不要說檢錯(cuò)了潮罪；如果一個(gè)項(xiàng)目做了一半一個(gè)人走了，接班的估計(jì)得從頭開始設(shè)計(jì)领斥；如果需要在原來的版本基礎(chǔ)上增加新功能嫉到，很可能也得從頭來過，很難做到設(shè)計(jì)的可重用性月洛。
在邏輯方面屯碴，我覺得比較重要的規(guī)范有這些：
1.設(shè)計(jì)必須文檔化。
要將設(shè)計(jì)思路膊存，詳細(xì)實(shí)現(xiàn)等寫入文檔，然后經(jīng)過嚴(yán)格評審?fù)ㄟ^后才能進(jìn)行下一步的工作忱叭。這樣做乍看起來很花時(shí)間隔崎，但是從整個(gè)項(xiàng)目過程來看，絕對要比一上來就寫代碼要節(jié)約時(shí)間韵丑，且這種做法可以使項(xiàng)目處于可控爵卒、可實(shí)現(xiàn)的狀態(tài)。
2.代碼規(guī)范撵彻。
a.設(shè)計(jì)要參數(shù)化钓株。比如一開始的設(shè)計(jì)時(shí)鐘周期是30ns，復(fù)位周期是5個(gè)時(shí)鐘周期陌僵，我們可以這么寫：
parameter CLK_PERIOD = 30;
parameter RST_MUL_TIME = 5;
parameter RST_TIME = RST_MUL_TIME * CLK_PERIOD;
...
rst_n = 1'b0;
# RST_TIME rst_n = 1'b1;
...
# CLK_PERIOD/2 clk <= ~clk;
如果在另一個(gè)設(shè)計(jì)中的時(shí)鐘是40ns轴合，復(fù)位周期不變，我們只需對CLK_PERIOD進(jìn)行重新例化就行了碗短，從而使得代碼更加易于重用受葛。
b.信號命名要規(guī)范化。
1) 信號名一律小寫，參數(shù)用大寫总滩。
2) 對于低電平有效的信號結(jié)尾要用_n標(biāo)記纲堵，如rst_n。
3) 端口信號排列要統(tǒng)一闰渔，一個(gè)信號只占一行席函，最好按輸入輸出及從哪個(gè)模塊來到哪個(gè)模塊去的關(guān)系排列，這樣在后期仿真驗(yàn)證找錯(cuò)時(shí)后 方便很多冈涧。如：
module a(
//input
clk,
rst_n, //globle signal
wren,
rden,
avalon_din, //related to avalon bus
sdi, //related to serial port input
//output
data_ready,
avalon_dout, //related to avalon bus
...
);
4) 一個(gè)模塊盡量只用一個(gè)時(shí)鐘茂附，這里的一個(gè)模塊是指一個(gè)module或者是一個(gè)entity。在多時(shí)鐘域的設(shè)計(jì)中涉及到跨時(shí)鐘域的設(shè)計(jì)中最好有專門一個(gè)模塊做時(shí)鐘域的隔離炕舵。這樣做可以讓綜合器綜合出更優(yōu)的結(jié)果何之。
5) 盡量在底層模塊上做邏輯，在高層盡量做例化咽筋，頂層模塊只能做例化溶推，禁止出現(xiàn)任何膠連邏輯（glue logic），哪怕僅僅是對某個(gè)信號取反奸攻。理由同上蒜危。
6) 在FPGA的設(shè)計(jì)上禁止用純組合邏輯產(chǎn)生latch，帶D觸發(fā)器的latch的是允許的睹耐，比如配置寄存器就是這種類型辐赞。
7) 一般來說，進(jìn)入FPGA的信號必須先同步硝训，以提高系統(tǒng)工作頻率（板級）响委。所有模塊的輸出都要寄存器化，以提高工作頻率窖梁，這對設(shè)計(jì)做到時(shí)序收斂也是極有好處的赘风。
9) 除非是低功耗設(shè)計(jì)，不然不要用門控時(shí)鐘--這會增加設(shè)計(jì)的不穩(wěn)定性纵刘，在要用到門控時(shí)鐘的地方邀窃，也要將門控信號用時(shí)鐘的下降沿 打一拍再輸出與時(shí)鐘相與。
最好的解決門控時(shí)鐘的辦法是使用或門（上升沿觸發(fā)）假哎，如果門控觸發(fā)器是下降沿觸發(fā)瞬捕，則應(yīng)該使用與門。
clk_gate_en -------- ----
-----------------|D Q |------------------| \ gate_clk
_out
| | ---------| )--------
-
------o|> | | | /
clk | -------- | ----
------------------------------------
10)禁止用計(jì)數(shù)器分頻后的信號做其它模塊的時(shí)鐘舵抹，而要用改成時(shí)鐘使能的方式肪虎，否則這種時(shí)鐘滿天飛的方式對設(shè)計(jì)的可靠性極為不利，也大大增加了靜態(tài)時(shí)序分析的
復(fù)雜性掏父。如FPGA的輸入時(shí)鐘是25M的笋轨，現(xiàn)在系統(tǒng)內(nèi)部要通過RS232與PC通信秆剪，要以rs232_1xclk的速率發(fā)送數(shù)據(jù)。
不要這樣做：
always (posedge rs232_1xclk or negedge rst_n)
begin
...
end
而要這樣做：
always (posedge clk_25m or negedge rst_n)
begin
...
else if ( rs232_1xclk == 1'b1 )
...
end
11)狀態(tài)機(jī)要寫成3段式的(這是最標(biāo)準(zhǔn)的寫法)爵政，即
...
always @(posedge clk or negedge rst_n)
...
current_state <= next_state;
...
always @ (current_state ...)
...
case(current_state)
...
s1:
if ...
next_state = s2;
...
...
always @(posedge clk or negedge rst_n)
...
else
a <= 1'b0;
c <= 1'b0;
c <= 1'b0; //賦默認(rèn)值
case(current_state)
s1:
a <= 1'b0; //由于上面賦了默認(rèn)值仅讽，這里就不用再對b、c賦值了(b钾挟、c在該狀態(tài)為0洁灵，不會產(chǎn)生鎖存器，下同)
s2:
b <= 1'b1;
s3:
c <= 1'b1;
default:
...
...
//第一個(gè)進(jìn)程掺出，同步時(shí)序always模塊徽千，格式化描述次態(tài)寄存器遷移到現(xiàn)態(tài)寄存器
always @ (posedge clk or negedge rst_n) //異步復(fù)位
if(!rst_n)
current_state <= IDLE;
else
current_state <= next_state; //注意，使用的是非阻塞賦值
//第二個(gè)進(jìn)程汤锨，組合邏輯always模塊双抽，描述狀態(tài)轉(zhuǎn)移條件判斷
always @ (current_state) //電平觸發(fā)
begin
next_state = x; //要初始化，使得系統(tǒng)復(fù)位后能進(jìn)入正確的狀態(tài)
case(current_state)
S1: if(...)
next_state = S2; //阻塞賦值
...
endcase
end
//第三個(gè)進(jìn)程闲礼，同步時(shí)序always模塊牍汹，格式化描述次態(tài)寄存器輸出
always @ (posedge clk or negedge rst_n)
...//初始化
case(next_state)
S1:
out1 <= 1'b1; //注意是非阻塞邏輯
S2:
out2 <= 1'b1;
default:... //default的作用是免除綜合工具綜合出鎖存器
endcase
end
3.ALTERA參考設(shè)計(jì)準(zhǔn)則
1) Ensure Clock, Preset, and Clear configurations are free of glitch
es.（確保時(shí)鐘、預(yù)置柬泽、清零的結(jié)構(gòu)單元沒有毛刺）
2) Never use Clocks consisting of more than one level of combinatori
al logic.（決不使用由多于一個(gè)水平的組合邏輯組成的時(shí)鐘）
3) Carefully calculate setup times and hold times for multi-Clock sy
stems.（在多時(shí)鐘系統(tǒng)中認(rèn)真的計(jì)算建立時(shí)間和保持時(shí)間）
4) Synchronize signals between flipflops in multi-Clock systems when
the setup and hold time requirements cannot be met.當(dāng)建立時(shí)間和保持時(shí)間不能夠同時(shí)滿足時(shí)慎菲，同步多時(shí)鐘系統(tǒng)中各觸發(fā)器之間的信號。
5) Ensure that Preset and Clear signals do not contain race conditio
ns.(確保預(yù)置和清零信號不包含競爭冒險(xiǎn)）
6) Ensure that no other internal race conditions exist.（確保不存在其他內(nèi)部的競爭冒險(xiǎn)）
7) Register all glitch-sensitive outputs.（寄存器都是對毛刺敏感的輸出）
Synchronize all asynchronous inputs.（同步所有的非同步輸入）
9) Never rely on delay chains for pin-to-pin or internal delays.（同步所有的非同步輸入）
10)Do not rely on Power-On Reset. Use a master Reset pin to clear al
l flipflops.不要依賴于上電復(fù)位锨并。用主復(fù)位引腳去復(fù)位所有的寄存器
11)Remove any stuck states from state machines or synchronous logic.（從狀態(tài)機(jī)或同步邏輯中去掉那些冗余的狀態(tài)）
其它方面的規(guī)范一時(shí)沒有想到露该，想到了再寫，也歡迎大家補(bǔ)充第煮。
====================================================================================
時(shí)序是設(shè)計(jì)出來的
我的boss有在華為及峻龍工作的背景解幼，自然就給我們講了一些華為及altera做邏輯的一些東西，而我們的項(xiàng)目規(guī)范包警，也基本上是按華為的那一套去做书幕。在工作這幾個(gè)月中，給我感觸最深的是華為的那句話：時(shí)序是設(shè)計(jì)出來的揽趾，不是仿出來的，更不是湊出來的苛骨。
在我們公司篱瞎，每一個(gè)項(xiàng)目都有很嚴(yán)格的評審，只有評審?fù)ㄟ^了痒芝，才能做下一步的工作俐筋。以做邏輯為例，并不是一上來就開始寫代碼严衬，而是要先寫總體設(shè)計(jì)方案和邏輯詳細(xì)設(shè)計(jì)方案澄者，要等這些方案評審?fù)ㄟ^，認(rèn)為可行了，才能進(jìn)行編碼粱挡，一般來說這部分工作所占的時(shí)間要遠(yuǎn)大于編碼的時(shí)間赠幕。
總體方案主要是涉及模塊劃分，一級模塊和二級模塊的接口信號和時(shí)序（我們要求把接口信號的時(shí)序波形描述出來）以及將來如何測試設(shè)計(jì)询筏。在這一級方案中榕堰，要保證在今后的設(shè)計(jì)中時(shí)序要收斂到一級模塊（最后是在二級模塊中）。什么意思呢嫌套？我們在做詳細(xì)設(shè)計(jì)的時(shí)候逆屡，對于一些信號的時(shí)序肯定會做一些調(diào)整的，但是這種時(shí)序的調(diào)整最多只能波及到本一級模塊踱讨，而不能影響到整個(gè)設(shè)計(jì)魏蔗。記得以前在學(xué)校做設(shè)計(jì)的時(shí)候，由于不懂得設(shè)計(jì)時(shí)序痹筛，經(jīng)常因?yàn)橛幸惶幮盘柕臅r(shí)序不滿足莺治，結(jié)果不得不將其它模塊信號的時(shí)序也改一下，搞得人很郁悶味混。
在邏輯詳細(xì)設(shè)計(jì)方案這一級的時(shí)候产雹，我們已經(jīng)將各級模塊的接口時(shí)序都設(shè)計(jì)出來了，各級模塊內(nèi)部是怎么實(shí)現(xiàn)的也基本上確定下來了翁锡。
由于做到這一點(diǎn)蔓挖，在編碼的時(shí)候自然就很快了，最重要的是這樣做后可以讓設(shè)計(jì)會一直處于可控的狀態(tài)馆衔，不會因?yàn)槟骋惶幍腻e(cuò)誤引起整個(gè)設(shè)計(jì)從頭進(jìn)行瘟判。
=============================================================================================
如何提高電路工作頻率
對于設(shè)計(jì)者來說，我們當(dāng)然希望我們設(shè)計(jì)的電路的工作頻率（在這里如無特別說明角溃，工作頻率指FPGA片內(nèi)的工作頻率）盡量高拷获。我們也經(jīng)常聽說用資源換速度，用流水的方式可以提高工作頻率减细，這確實(shí)是一個(gè)很重要的方法匆瓜，今天我想進(jìn)一步去分析該如何提高電路的工作頻率。
我們先來分析下是什么影響了電路的工作頻率未蝌。
我們電路的工作頻率主要與寄存器到寄存器之間的信號傳播時(shí)延及clock skew有關(guān)驮吱。在FPGA內(nèi)部如果時(shí)鐘走長線的話，clock skew很小萧吠，基本上可以忽略, 在這里為了簡單起見左冬，我們只考慮信號的傳播時(shí)延的因素。
信號的傳播時(shí)延包括寄存器的開關(guān)時(shí)延纸型、走線時(shí)延拇砰、經(jīng)過組合邏輯的時(shí)延（這樣劃分或許不是很準(zhǔn)確梅忌，不過對分析問題來說應(yīng)該是沒有可以的），要提高電路的工作頻率除破，我們就要在這三個(gè)時(shí)延中做文章牧氮，使其盡可能的小。
我們先來看開關(guān)時(shí)延皂岔，這個(gè)時(shí)延是由器件物理特性決定的蹋笼，我們沒有辦法去改變，所以我們只能通過改變走線方式和減少組合邏輯的方法來提高工作頻率躁垛。
1.通過改變走線的方式減少時(shí)延剖毯。
以altera的器件為例，我們在quartus里面的timing closure floorplan可以看到有很多條條塊塊教馆，我們可以將條條塊塊按行和按列分逊谋，每一個(gè)條塊代表1個(gè)LAB，每個(gè)LAB里有8個(gè)或者是10個(gè)LE土铺。它們的走線時(shí)延的關(guān)系如下：同一個(gè)LAB中（最快） < 同列或者同行 < 不同行且不同列胶滋。我們通過給綜合器加適當(dāng)?shù)募s束（不可貪心，一般以加5%裕量較為合適悲敷，比如電路工作在100Mhz究恤，則加約束加到105Mhz就可以了，貪心效果反而不好后德，且極大增加綜合時(shí)間）可以將相關(guān)的邏輯在布線時(shí)盡量布的靠近一點(diǎn)部宿，從而減少走線的時(shí)延。（注：約束
的實(shí)現(xiàn)不完全是通過改進(jìn)布局布線方式去提高工作頻率瓢湃，還有其它的改進(jìn)措施）
2.通過減少組合邏輯的減少時(shí)延理张。
上面我們講了可以通過加約束來提高工作頻率，但是我們在做設(shè)計(jì)之初可萬萬不可將提高工作頻率的美好愿望寄托在加約束上绵患，我們要通過合理的設(shè)計(jì)去避免出現(xiàn)大的組合邏輯雾叭，從而提高電路的工作頻率，這才能增強(qiáng)設(shè)計(jì)的可移植性落蝙，才可以使得我們的設(shè)計(jì)在移植到另一同等速度級別的芯片時(shí)還能使用织狐。我們知道，目前大部分FPGA都基于4輸入LUT的筏勒，如果一個(gè)輸出對應(yīng)的判斷條件大于四輸入的話就要由多個(gè)LUT級聯(lián)才能完成赚瘦，這樣就引入一級組合邏輯時(shí)延，我們要減少組合邏輯奏寨，無非就是要輸入條件盡可能的少，鹰服，這樣就可以級聯(lián)的LUT更少病瞳，從而減少了組合邏輯引起的時(shí)延揽咕。我們平時(shí)聽說的流水就是一種通過切割大的組合邏輯（在其中插入一級或多級D觸發(fā)器，從而使寄存器與寄存器之間的組合邏輯減少）來提高工作頻率的方法套菜。比如一個(gè)32位的計(jì)數(shù)器亲善，該計(jì)數(shù)器的進(jìn)位鏈很長，必然會降低工作頻率逗柴，我們可以將其分割成4位和8位的計(jì)數(shù)蛹头，每當(dāng)4位的計(jì)數(shù)器計(jì)到15后觸發(fā)一次8位的計(jì)數(shù)器，這樣就實(shí)現(xiàn)了計(jì)數(shù)器的切割戏溺，也提高了工作頻率渣蜗。在狀態(tài)機(jī)中，一般也要將大的計(jì)數(shù)器移到狀態(tài)機(jī)外旷祸，因?yàn)橛?jì)數(shù)器這東西一般是經(jīng)常是大于4輸入的耕拷，如果再和其它條件一起做為狀態(tài)的跳變判據(jù)的話，必然會增加LUT的級聯(lián)托享，從而增大組合邏輯骚烧。以一個(gè)6輸入的計(jì)數(shù)器為例，我們原希望當(dāng)計(jì)數(shù)器計(jì)到111100后狀態(tài)跳變闰围，現(xiàn)在我們將計(jì)數(shù)器放到狀態(tài)機(jī)外赃绊，當(dāng)計(jì)數(shù)器計(jì)到111011后產(chǎn)生個(gè)enable信號去觸發(fā)狀態(tài)跳變，這樣就將組合邏輯減少了羡榴。
上面說的都是可以通過流水的方式切割組合邏輯的情況碧查，但是有些情況下我們是很難去切割組合邏輯的，在這些情況下我們又該怎么做呢炕矮？
狀態(tài)機(jī)就是這么一個(gè)例子么夫，我們不能通過往狀態(tài)譯碼組合邏輯中加入流水。如果我們的設(shè)計(jì)中有一個(gè)幾十個(gè)狀態(tài)的狀態(tài)機(jī)肤视，它的狀態(tài)譯碼邏輯將非常之巨大档痪，毫無疑問，這極有可能是設(shè)計(jì)中的關(guān)鍵路徑邢滑。那我們該怎么做呢腐螟？還是老思路，減少組合邏輯困后。我們可以對狀態(tài)的輸出進(jìn)行分析乐纸，對它們進(jìn)行重新分類，并根據(jù)這個(gè)重新定義成一組組小狀態(tài)機(jī)摇予，通過對輸入進(jìn)行選擇(case語句)并去觸發(fā)相應(yīng)的小狀態(tài)機(jī)汽绢，從而實(shí)現(xiàn)了將大的狀態(tài)機(jī)切割成小的狀態(tài)機(jī)。在ATA6的規(guī)范中（硬盤的標(biāo)準(zhǔn)）侧戴，輸入的命令大概有20十種宁昭，每一個(gè)命令又對應(yīng)很多種狀態(tài)跌宛，如果用一個(gè)大的狀態(tài)機(jī)（狀態(tài)套狀態(tài)）去做那是不可想象的，我們可以通過case語句去對命令進(jìn)行譯碼积仗，并觸發(fā)相應(yīng)的狀態(tài)機(jī)疆拘，這樣做下來這一個(gè)模塊的頻率就可以跑得比較高了。
總結(jié)：提高工作頻率的本質(zhì)就是要減少寄存器到寄存器的時(shí)延寂曹，最有效的方法就是避免出現(xiàn)大的組合邏輯哎迄，也就是要盡量去滿足四輸入的條件，減少LUT級聯(lián)的數(shù)量隆圆。我們可以通過加約束漱挚、流水、切割狀態(tài)的方法提高工作頻率匾灶。
===================================================================================
做邏輯的難點(diǎn)在于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證
剛?cè)ス镜臅r(shí)候BOSS就和我講棱烂，做邏輯的難點(diǎn)不在于RTL級代碼的設(shè)計(jì)，而在于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證方面阶女。目前國內(nèi)對可綜合的設(shè)計(jì)強(qiáng)調(diào)的比較多颊糜，而對系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證方面似乎還沒有什么資料，這或許也從一個(gè)側(cè)面反映了國內(nèi)目前的設(shè)計(jì)水平還比較低下吧秃踩。
以前在學(xué)校的時(shí)候衬鱼，總是覺得將RTL級代碼做好就行了，仿真驗(yàn)證只是形式而已憔杨，所以對HDL的行為描述方面的語法不屑一顧鸟赫，對testbench也一直不愿意去學(xué)--因?yàn)橛X得畫波形圖方便；對于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)更是一點(diǎn)都不懂了消别。
到了公司接觸了些東西才發(fā)現(xiàn)完全不是這樣抛蚤。
其實(shí)在國外，花在仿真驗(yàn)證上的時(shí)間和人力大概是花在RTL級代碼上的兩倍寻狂，現(xiàn)在仿真驗(yàn)證才是百萬門級芯片設(shè)計(jì)的關(guān)鍵路徑岁经。仿真驗(yàn)證的難點(diǎn)主要在于怎么建模才能完全和準(zhǔn)確地去驗(yàn)證設(shè)計(jì)的正確性（主要是提高代碼覆蓋），在這過程中蛇券，驗(yàn)證速度也是很重要的缀壤。
驗(yàn)證說白了也就是怎么產(chǎn)生足夠覆蓋率的激勵(lì)源，然后怎么去檢測錯(cuò)誤纠亚。我個(gè)人認(rèn)為塘慕，在仿真驗(yàn)證中，最基本就是要做到驗(yàn)證的自動(dòng)化蒂胞。這也是為什么我們要寫testbench的原因图呢。在我現(xiàn)在的一個(gè)設(shè)計(jì)中，每次跑仿真都要一個(gè)小時(shí)左右（這其實(shí)算小設(shè)計(jì)）。由于畫波形圖無法做到驗(yàn)證自動(dòng)化蛤织，如果用通過畫波形圖來仿真的話拥娄，一是畫波形會畫死（特別是對于算法復(fù)雜的、輸入呈統(tǒng)計(jì)分布的設(shè)計(jì)）瞳筏，二是看波形圖要看死，三是檢錯(cuò)率幾乎為零牡昆。
那么怎么做到自動(dòng)化呢姚炕？我個(gè)人的水平還很有限，只能簡單地談下BFM（bus function model丢烘，總線功能模型）柱宦。
以做一個(gè)MAC的core為例（背板是PCI總線），那么我們需要一個(gè)MAC_BFM和PCI_BFM及PCI_BM（PCI behavior model）播瞳。MAC_BFM的主要功能是產(chǎn)生以太網(wǎng)幀(激勵(lì)源）掸刊，隨
機(jī)的長度和幀頭，內(nèi)容也是隨機(jī)的,在發(fā)送的同時(shí)也將其復(fù)制一份到PCI_BM中赢乓；PCI_BFM的功能則是仿PCI總線的行為忧侧，比如被測收到了一個(gè)正確幀后會向PCI總線發(fā)送一個(gè)請求，PCI_BFM則會去響應(yīng)它牌芋，并將數(shù)據(jù)收進(jìn)來蚓炬；PCI_BM的主要功能是將MAC_BFM發(fā)送出來的東西與PCI_BFM接收到的東西做比較，由于它具有了MAC_BFM的發(fā)送信息和PCI_BFM的
接收信息躺屁，只要設(shè)計(jì)合理肯夏，它總是可以自動(dòng)地、完全地去測試被測是否工作正常犀暑，從而實(shí)現(xiàn)自動(dòng)檢測驯击。
華為在仿真驗(yàn)證方面估計(jì)在國內(nèi)來說是做的比較好的，他們已建立起了比較好的驗(yàn)證平臺耐亏，大部分與通信有關(guān)的BFM都做好了徊都，聽我朋友說，現(xiàn)在他們只需要將被測放在測試平臺中苹熏，并配置好參數(shù)碟贾，就可以自動(dòng)地檢測被測功能的正確與否。
在功能仿真做完后轨域，由于我們做在是FPGA的設(shè)計(jì)袱耽，在設(shè)計(jì)時(shí)已經(jīng)基本保證RTL級代碼在綜合結(jié)果和功能仿真結(jié)果的一致性，只要綜合布局布線后的靜態(tài)時(shí)序報(bào)告沒有違反時(shí)序約束的警告干发，就可以下到板子上去調(diào)試了朱巨。事實(shí)上，在華為中興枉长，他們做FPGA的設(shè)計(jì)時(shí)也是不做時(shí)序仿真的冀续，因?yàn)樽鰰r(shí)序仿真很花時(shí)間琼讽，且效果也不見得比看靜態(tài)時(shí)序分析報(bào)告好。
當(dāng)然了洪唐，如果是ASIC的設(shè)計(jì)話钻蹬，它們的仿真驗(yàn)證的工作量要大一些，在涉及到多時(shí)鐘域的設(shè)計(jì)時(shí)凭需，一般還是做后仿的问欠。不過在做后仿之前，也一般會先用形式驗(yàn)證工具和通過靜態(tài)時(shí)序分序報(bào)告去查看有沒有違反設(shè)計(jì)要求的地方粒蜈，這樣做了之后顺献，后仿的工作量可以小很多。
在HDL語言方面枯怖，國內(nèi)語言很多人都在爭論VHDL和verilog哪個(gè)好注整，其實(shí)我個(gè)人認(rèn)為這并沒有多大的意義，外面的大公司基本上都是用verilog在做RTL級的代碼度硝，所以還是建議大家盡量學(xué)verilog肿轨。在仿真方面，由于VHDL在行為級建模方面弱于verilog塘淑，用VHDL做仿真模型的很少萝招，當(dāng)然也不是說verilog就好，其實(shí)verilog在復(fù)雜的行為級建模方面的能力也是有限的存捺，比如目前它還不支持?jǐn)?shù)組槐沼。在一些復(fù)雜的算法設(shè)計(jì)中，需要高級語言做抽象才能描述出行為級模型捌治。在國外岗钩，仿真建模很多都是用System C和E語言，用verilog的都算是很落后的了肖油，國內(nèi)華為的驗(yàn)證平臺好像是用System C寫兼吓。
在系統(tǒng)結(jié)構(gòu)設(shè)計(jì)方面，由于我做的設(shè)計(jì)還不夠大森枪，還談不上什么經(jīng)驗(yàn)视搏，只是覺得必須要具備一些計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的知識才行。劃分的首要依據(jù)是功能县袱，之后是選擇合適的總線結(jié)構(gòu)浑娜、存儲結(jié)構(gòu)和處理器架構(gòu)，通過系統(tǒng)結(jié)構(gòu)劃分要使各部分功能模塊清晰式散，易于實(shí)現(xiàn)筋遭。這一部分我想過段時(shí)間有一點(diǎn)體會了再和大家分享，就先不誤導(dǎo)大家了。
//第一個(gè)進(jìn)程漓滔，同步時(shí)序always模塊编饺，格式化描述次態(tài)寄存器遷移到現(xiàn)態(tài)寄存器
always @ (posedge clk or negedge rst_n) //異步復(fù)位
if(!rst_n)
current_state <= IDLE;
else
current_state <= next_state; //注意，使用的是非阻塞賦值
//第二個(gè)進(jìn)程响驴，組合邏輯always模塊透且，描述狀態(tài)轉(zhuǎn)移條件判斷
always @ (current_state) //電平觸發(fā)
begin
next_state = x; //要初始化，使得系統(tǒng)復(fù)位后能進(jìn)入正確的狀態(tài)
case(current_state)
S1: if(...)
next_state = S2; //阻塞賦值
...
endcase
end
//第三個(gè)進(jìn)程豁鲤，同步時(shí)序always模塊石蔗，格式化描述次態(tài)寄存器輸出
always @ (posedge clk or negedge rst_n)
...//初始化
case(next_state)
S1:
out1 <= 1'b1; //注意是非阻塞邏輯
S2:
out2 <= 1'b1;
default:... //default的作用是免除綜合工具綜合出鎖存器
endcase
end
//第一個(gè)進(jìn)程，同步時(shí)序always模塊畅形，格式化描述次態(tài)寄存器遷移到現(xiàn)態(tài)寄存器
always @ (posedge clk or negedge rst_n) //異步復(fù)位
if(!rst_n)
current_state <= IDLE;
else
current_state <= next_state; //注意，使用的是非阻塞賦值
//第二個(gè)進(jìn)程诉探，組合邏輯always模塊日熬，描述狀態(tài)轉(zhuǎn)移條件判斷
always @ (current_state) //電平觸發(fā)
begin
next_state = x; //要初始化，使得系統(tǒng)復(fù)位后能進(jìn)入正確的狀態(tài)
case(current_state)
S1: if(...)
next_state = S2; //阻塞賦值
...
endcase
end
//第三個(gè)進(jìn)程肾胯，同步時(shí)序always模塊竖席，格式化描述次態(tài)寄存器輸出
always @ (posedge clk or negedge rst_n)
...//初始化
case(next_state)
S1:
out1 <= 1'b1; //注意是非阻塞邏輯
S2:
out2 <= 1'b1;
default:... //default的作用是免除綜合工具綜合出鎖存器
endcase
end//第一個(gè)進(jìn)程，同步時(shí)序always模塊敬肚，格式化描述次態(tài)寄存器遷移到現(xiàn)態(tài)寄存器
always @ (posedge clk or negedge rst_n) //異步復(fù)位
if(!rst_n)
current_state <= IDLE;
else
current_state <= next_state; //注意毕荐，使用的是非阻塞賦值
//第二個(gè)進(jìn)程，組合邏輯always模塊艳馒，描述狀態(tài)轉(zhuǎn)移條件判斷
always @ (current_state) //電平觸發(fā)
begin
next_state = x; //要初始化憎亚，使得系統(tǒng)復(fù)位后能進(jìn)入正確的狀態(tài)
case(current_state)
S1: if(...)
next_state = S2; //阻塞賦值
...
endcase
end
//第三個(gè)進(jìn)程，同步時(shí)序always模塊弄慰，格式化描述次態(tài)寄存器輸出
always @ (posedge clk or negedge rst_n)
...//初始化
case(next_state)
S1:
out1 <= 1'b1; //注意是非阻塞邏輯
S2:
out2 <= 1'b1;
default:... //default的作用是免除綜合工具綜合出鎖存器
endcase
end//第一個(gè)進(jìn)程第美，同步時(shí)序always模塊，格式化描述次態(tài)寄存器遷移到現(xiàn)態(tài)寄存器
always @ (posedge clk or negedge rst_n) //異步復(fù)位
if(!rst_n)
current_state <= IDLE;
else
current_state <= next_state; //注意陆爽，使用的是非阻塞賦值
//第二個(gè)進(jìn)程什往，組合邏輯always模塊，描述狀態(tài)轉(zhuǎn)移條件判斷
always @ (current_state) //電平觸發(fā)
begin
next_state = x; //要初始化慌闭，使得系統(tǒng)復(fù)位后能進(jìn)入正確的狀態(tài)
case(current_state)
S1: if(...)
next_state = S2; //阻塞賦值
...
endcase
end
//第三個(gè)進(jìn)程别威，同步時(shí)序always模塊，格式化描述次態(tài)寄存器輸出
always @ (posedge clk or negedge rst_n)
...//初始化
case(next_state)
S1:
out1 <= 1'b1; //注意是非阻塞邏輯
S2:
out2 <= 1'b1;
default:... //default的作用是免除綜合工具綜合出鎖存器
endcase
end//第一個(gè)進(jìn)程驴剔，同步時(shí)序always模塊省古，格式化描述次態(tài)寄存器遷移到現(xiàn)態(tài)寄存器
always @ (posedge clk or negedge rst_n) //異步復(fù)位
if(!rst_n)
current_state <= IDLE;
else
current_state <= next_state; //注意，使用的是非阻塞賦值
//第二個(gè)進(jìn)程仔拟，組合邏輯always模塊衫樊，描述狀態(tài)轉(zhuǎn)移條件判斷
always @ (current_state) //電平觸發(fā)
begin
next_state = x; //要初始化，使得系統(tǒng)復(fù)位后能進(jìn)入正確的狀態(tài)
case(current_state)
S1: if(...)
next_state = S2; //阻塞賦值
...
endcase
end
//第三個(gè)進(jìn)程，同步時(shí)序always模塊科侈，格式化描述次態(tài)寄存器輸出
always @ (posedge clk or negedge rst_n)
...//初始化
case(next_state)
S1:
out1 <= 1'b1; //注意是非阻塞邏輯
S2:
out2 <= 1'b1;
default:... //default的作用是免除綜合工具綜合出鎖存器
endcase
end
