設(shè)計(jì)實(shí)現(xiàn)
a) 邏輯綜合 -----設(shè)計(jì)實(shí)現(xiàn)產(chǎn)生一種verilog文件即可
b) 布局布線 -----邏輯綜合后，設(shè)計(jì)并產(chǎn)生4種verilog文件罗洗〖稍酰可通過(guò)修改下面mode捏鱼，產(chǎn)生4種不同的布局布線結(jié)果。
####### place mode#############
if {$mode==0} {
setPlaceMode -honorSoftBlockage true \
-adaptive true \
-place_global_cong_effort medium \
-clkGateAware true \
-placeIoPins true \
-place_global_uniform_density true \
-ignoreScan true \
-place_global_reorder_scan false \
-place_global_timing_effort medium\
-place_detail_wire_length_opt_effort medium \
-place_global_max_density 0.7
} elseif {$mode==1} {
setPlaceMode -honorSoftBlockage true \
-adaptive true \
-place_global_cong_effort medium \
-clkGateAware true \
-placeIoPins true \
-place_global_uniform_density true \
-ignoreScan true \
-place_global_reorder_scan false \
-place_global_timing_effort medium \
-place_detail_wire_length_opt_effort high \
-place_global_max_density 0.7
} elseif {$mode==2} {
setPlaceMode -honorSoftBlockage true \
-adaptive false \
-place_global_cong_effort medium \
-clkGateAware true \
-placeIoPins true \
-place_global_uniform_density true \
-ignoreScan true \
-place_global_reorder_scan false \
-place_global_timing_effort high \
-place_detail_wire_length_opt_effort medium \
-place_global_max_density 0.73
} elseif {$mode==3} {
setPlaceMode -honorSoftBlockage true \
-adaptive false \
-place_global_cong_effort medium \
-clkGateAware true \
-placeIoPins true \
-place_global_uniform_density true \
-ignoreScan true \
-place_global_reorder_scan false \
-place_global_timing_effort high \
-place_detail_wire_length_opt_effort high \
-place_global_max_density 0.73
} elseif {$mode==4} {
setPlaceMode -honorSoftBlockage true \
-adaptive true \
-place_global_cong_effort high \
-clkGateAware true \
-placeIoPins true \
-place_global_uniform_density true \
-ignoreScan true \
-place_global_reorder_scan false \
-place_global_timing_effort medium \
-place_detail_wire_length_opt_effort medium \
-place_global_max_density 0.7
}
數(shù)據(jù)提取
數(shù)據(jù)提取函數(shù)有兩個(gè)胁附，dfun 和 fun（見文件夾）
具體提取過(guò)程如下
- 提取邏輯綜合后酒繁，特征相關(guān)數(shù)據(jù)和時(shí)序報(bào)告
過(guò)程如下：邏輯綜合后，利用PT時(shí)序進(jìn)行分析時(shí)控妻。導(dǎo)入tcl腳本dfun州袒。
并在PT腳本最后加上這兩條命令
redirect -file 自定義特征相關(guān)數(shù)據(jù)文件 {export_timing} //
redirect -file 自定義時(shí)序路徑相關(guān)數(shù)據(jù)文件 {report_timing -max_paths 100 -slack_lesser_than 100 -nworst 1 -nets -transition_time -capacitance -input_pins -delay_type max -significant_digits 7 -rise_to [all_registers -data_pins]}
- 提取布局布線后，特征相關(guān)數(shù)據(jù)和時(shí)序報(bào)告
過(guò)程如下：布局布線后弓候，利用PT時(shí)序進(jìn)行后PT分析時(shí)郎哭。導(dǎo)入tcl腳本dfun他匪。
并在PT腳本最后加上這兩條命令
redirect -file 自定義特征相關(guān)數(shù)據(jù)文件 {export_timing} //
redirect -file 自定義時(shí)序路徑相關(guān)數(shù)據(jù)文件 {report_timing -max_paths 100 -slack_lesser_than 100 -nworst 1 -nets -transition_time -capacitance -input_pins -delay_type max -significant_digits 7 -rise_to [all_registers -data_pins]}
- 提取布線相關(guān)信息
利用StrarRC從布局布線結(jié)果種，提取出spef文件夸研。提取腳本見Gspef
startrc Gspef
- 網(wǎng)表文件
邏輯綜合和布局布線后的網(wǎng)表文件 - sdc時(shí)序約束文件
