高速信號(hào)在傳輸?shù)倪^(guò)程中由于layout走線的不良會(huì)導(dǎo)致反射串?dāng)_等信號(hào)完整性問(wèn)題，這節(jié)我們仿真DDR信號(hào)特征阻抗和串?dāng)_參數(shù)嘶是，加深對(duì)layout的理解万牺。
1. 打開(kāi)PowerSI，load layout file侨赡。（我這圖是已經(jīng)仿真完了的）
2. 點(diǎn)擊“Setup Net Groups”嗦嗡，選擇TX 器件勋锤，這里勾選這個(gè)線路的CPU U12，點(diǎn)擊下一步侥祭。
3. 選擇RX端叁执，這里勾選這個(gè)線路的DDR顆粒U11，點(diǎn)擊下一步矮冬。
4. 確認(rèn)電源網(wǎng)絡(luò)/GND網(wǎng)絡(luò)谈宛，直接點(diǎn)擊下一步到分組界面，因?yàn)橹皇蔷毩?xí)胎署，我們把DDR的地址和數(shù)據(jù)等信號(hào)都分為一個(gè)組吆录，真正項(xiàng)目需要分清楚；點(diǎn)擊第一個(gè)琼牧，再shift點(diǎn)擊最后一個(gè)恢筝，全分為一個(gè)組哀卫，命名為DDR，然后直接到finish撬槽。
5. 點(diǎn)擊“Setup Trace Check Parameters”設(shè)置檢查參數(shù)此改，默認(rèn)是勾選阻抗和耦合，設(shè)置顯示耦合2%以上侄柔，選擇“根據(jù)group檢查”共啃，點(diǎn)擊OK，開(kāi)始仿真暂题。
6. 仿真結(jié)果又表格形式和layout形式移剪，我們偏向于看layout形式，需要具體點(diǎn)時(shí)可以再看表格敢靡。
7. impedance layout overlay會(huì)將CPU和DDR的走線以layout的形式顯示出來(lái)挂滓，根據(jù)顏色區(qū)分。
阻抗柱狀圖也比較直觀啸胧，每條線摘出來(lái)赶站，這里不僅可以看到哪個(gè)地方阻抗偏高偏低，還可以看到走線長(zhǎng)度纺念。
8. coupling layout overlay通過(guò)顏色深淺將串?dāng)_強(qiáng)度表現(xiàn)出來(lái)贝椿，可以看出走線越近的地方串?dāng)_越大，一般低于5%信號(hào)質(zhì)量不會(huì)受到太大影響陷谱。
本文學(xué)自網(wǎng)易云課堂付費(fèi)課程《Sigrity仿真實(shí)例》-- 作者十四
