問題 一：項目案例一發(fā)現(xiàn)SD讀寫數(shù)據(jù)不穩(wěn)定，插拔有時候未能識別僵井。
調(diào)查：
1、測試插入SD卡或者讀寫數(shù)據(jù)時候驳棱，發(fā)現(xiàn)時鐘信號有下沖現(xiàn)象批什，其他數(shù)據(jù)正常；
2社搅、解決時鐘下沖問題驻债；
3、去掉CLK腳濾波電容形葬，串聯(lián)150歐姆電阻即OK合呐。
知識拓展一：
美國一家著名的電子系統(tǒng)制造商的工程師們最近十分困惑： 一個6來一直能穩(wěn)定可靠工作的成熟產(chǎn)品最近卻不能正常運行了。設(shè)計上未做任何修改笙以， 唯一不同的是所采購的電子元器件均采用了新的器件工藝技術(shù)淌实，使得現(xiàn)在的每一個芯片都成為高速器件， 正是這些高速器件應(yīng)用中的信號完整性問題導(dǎo)致了其產(chǎn)品的失效猖腕。信號完整性問題的真正起因是不斷縮減的信號上升和下降的時間拆祈，使得PCB板上的每一條布線由理想的導(dǎo)線轉(zhuǎn)變成為復(fù)雜的傳輸線。如今傳輸線效應(yīng)已經(jīng)成為制約高速信號數(shù)字系統(tǒng)能否正常工作最關(guān)鍵的因素倘感。高速 PCB互聯(lián)信號線構(gòu)成了傳輸線, PCB信號線如果有阻抗不匹配的地方就會出現(xiàn)信號的反射放坏。在典型的數(shù)字系統(tǒng)中， 驅(qū)動器的輸出阻抗 Zs通常小于 PCB信號線的特征阻抗Z0老玛。而PCB信號線互聯(lián)信號線的Z0也總是小于接收器的輸入阻抗ZL.這種阻抗的不匹配就會導(dǎo)致設(shè)計系統(tǒng)中信號反射的出現(xiàn)淤年， 并可能引起錯誤的觸發(fā)從而導(dǎo)致最終數(shù)據(jù)的錯誤.
一、信號的反射
1.1 信號的反射
高速PCB板中PCB互聯(lián)信號線構(gòu)成傳輸線蜡豹，信號在負(fù)載端反射的大小取決于傳輸線的Z0和負(fù)載ZL之間的差麸粮。信號被反射的大小用反射系數(shù)Kr來表示負(fù)載端的反射系數(shù)
** Kr=(ZL-Z0)/ (ZL+Z0)**
對于開路負(fù)載,Kr=1對于短路負(fù)載，Kr=-1余素，對于開路和短路負(fù)載豹休，信號被100%反射回來了Kr為負(fù)值表明被反信號與原信號方向相反。
同樣桨吊，信號在源端反射的大小用源端的反射系數(shù)
** Ks=(Zs-Z0)/ (Zs+Z0)
**
改變并聯(lián)終端匹配電阻的位置的確會給信號質(zhì)量帶來很大的影響威根，原因是如果匹配電阻距離接收器很遠(yuǎn)， 將有一段可被視為傳輸線的 PCB 連線得不到應(yīng)有的阻抗匹配视乐，從而導(dǎo)致信號在接收端產(chǎn)生反射現(xiàn)象, 反射到驅(qū)動端的信號將再次反射回接收端洛搀，這樣就會大大降低了接收端信號的質(zhì)量。因此并聯(lián)匹配電阻應(yīng)該離接收端較近佑淀。將終端匹配電阻放置在傳輸線之后幾乎不會影響其匹配效果留美。在實際的PCB 設(shè)計中，完全可以采取這種做法以盡可能的使匹配電阻的位置接近理想的狀態(tài)，這是一種很好的選擇谎砾。 串聯(lián)終端匹配電阻主要用于吸收從接收端反射回來的信號逢倍，由于 接收端輸入阻抗很大，可以視為開路景图， 所以信號到達(dá)接收端時將產(chǎn)生全反射较雕，反射回的信號能量大部分將被驅(qū)動端的匹配電阻和驅(qū)動器吸收，因而從驅(qū)動端二次反射回來的能量很少挚币，故串聯(lián)終端匹配電阻適當(dāng)?shù)倪h(yuǎn)離接收端放置亮蒋，不會嚴(yán)重的影響接收端的信號質(zhì)量。
知識拓展二：
http://wenku.baidu.com/view/630e076a25c52cc58bd6be72.html
問題 二：項目案例二發(fā)現(xiàn)SD讀寫數(shù)據(jù)不穩(wěn)定妆毕。
調(diào)查：
1慎玖、測試插入SD卡或者讀寫數(shù)據(jù)時候，發(fā)現(xiàn)時鐘信號正常笛粘，數(shù)據(jù)信號存在過沖下沖現(xiàn)象趁怔；
（如下截圖1、串聯(lián)電阻為30歐姆）
2闰蛔、解決數(shù)據(jù)過沖問題痕钢；
3、串聯(lián)150歐姆電阻即OK.
（如下截圖1序六、串聯(lián)電阻為120歐姆）
圖1任连、匹配電阻為30歐姆
總結(jié)：
1例诀、如果傳輸線特性阻抗與負(fù)載阻抗不匹配（阻抗不相等）時随抠，在負(fù)載端就會產(chǎn)生反射，換句話說阻抗匹配就是傳輸線特性阻抗與負(fù)載阻抗相等繁涂；
參考公式：Kr=(ZL-Z0)/ (ZL+Z0)拱她； ****Ks=(Zs-Z0)/ (Zs+Z0)
2、傳輸線的特性阻抗是由傳輸線的材料和結(jié)構(gòu)決定的扔罪，與傳輸線的長度秉沼，信號的幅度、頻率無關(guān)矿酵，它不能通過歐姆表來測量唬复；
3、關(guān)于SD源端和終端的理解：
4全肮、別人總結(jié)的：
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作者：老楊(武漢)
由于普通的傳輸線阻抗Z0通常在 50Ω左右敞咧，而負(fù)載阻抗通常在幾千歐姆到幾十千歐姆。因此辜腺，在負(fù)載端實現(xiàn)阻抗匹配比較困難休建。然而乍恐，由于信號源端(輸出)阻抗通常比較小，大致為十幾歐姆测砂。因此在源端實現(xiàn)阻抗匹配要容易的多茵烈。如果在負(fù)載端并接電阻，電阻會吸收部分信號對傳輸不利(我的理解).
當(dāng)選擇TTL/CMOS標(biāo)準(zhǔn) 24mA驅(qū)動電流時邑彪，其輸出阻抗大致為13Ω瞧毙。若傳輸線阻抗Z0=50Ω，那么應(yīng)該加一個33Ω的源端匹配電阻寄症。13Ω+33Ω=46Ω (近似于50Ω，弱的欠阻尼有助于信號的setup時間)
當(dāng)選擇其他傳輸標(biāo)準(zhǔn)和驅(qū)動電流時矩动，匹配阻抗會有差異有巧。在高速的邏輯和電路設(shè)計時，對一些關(guān)鍵的信號悲没，如時鐘篮迎、控制信號等，我們建議一定要加源端匹配電阻示姿。
這樣接了信號還會從負(fù)載端反射回來甜橱，因為源端阻抗匹配，反射回來的信號不會再反射回去栈戳。
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