本文原作者：XiaoQingCaiGeGe
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1. 7系列的時(shí)鐘結(jié)構(gòu)
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時(shí)鐘結(jié)構(gòu)圖
時(shí)鐘結(jié)構(gòu)圖
2. Tips
1.Clock Region：FPGA內(nèi)部分成了很多個(gè)時(shí)鐘區(qū)域，即圖片中的虛線分割的區(qū)域舔示。
2.Horizontal Center：FPGA被Horizontal Center分成上下兩個(gè)部分臊岸，每個(gè)部分包含16個(gè)BUFG址否。
3.Clock Backbone：全局時(shí)鐘線的主干道护奈，將FPGA分成了左右兩部分单鹿，所有的全局時(shí)鐘布線均要從此經(jīng)過园匹。
4.HROW：水平時(shí)鐘線，從水平方向貫穿每個(gè)時(shí)鐘區(qū)域的中心區(qū)域戚丸，將時(shí)鐘區(qū)域分成上下完全一致的兩部分划址。
全局時(shí)鐘線進(jìn)入每個(gè)時(shí)鐘區(qū)域的邏輯資源時(shí)，必須經(jīng)過水平時(shí)鐘線限府。
5.I/O Column：外部信號(hào)/時(shí)鐘輸入管腳猴鲫。
6.CMT Backbone：對(duì)于相鄰時(shí)鐘區(qū)域的時(shí)鐘布線，可以不使用珍貴的全局時(shí)鐘網(wǎng)絡(luò)谣殊，而使用每個(gè)時(shí)鐘區(qū)域
都包含的CMT Backbone通道。
7.CMT Column：每個(gè)時(shí)鐘區(qū)域都包含一個(gè)CMT牺弄，一個(gè)CMT由一個(gè)MMCM和一個(gè)PLL組成姻几。
8.GT Column：內(nèi)含高速串行收發(fā)器。
3. 總結(jié)
????????FPGA實(shí)際上就是被分成很多個(gè)大小一樣時(shí)鐘區(qū)域，每個(gè)時(shí)鐘區(qū)域既可單獨(dú)工作又可通過全局時(shí)鐘Clock BackBone一工作蛇捌，同時(shí)水平相鄰的時(shí)鐘區(qū)域又可通過HROW來統(tǒng)一工作抚恒，上下相鄰的時(shí)鐘區(qū)域又可通過CMT Backbone統(tǒng)一工作。
???????本篇從全局上介紹了七系列FPGA時(shí)鐘結(jié)構(gòu)络拌，下篇將就每一個(gè)時(shí)鐘區(qū)域具體聊一聊內(nèi)部時(shí)鐘結(jié)構(gòu)以及其工作原理俭驮。
