本文首發(fā)于微信公眾號(hào)“芯片學(xué)堂”杀饵，作者JKZHAN 做動(dòng)態(tài)仿真驗(yàn)證通常會(huì)遇到要等待仿真結(jié)果的情況，特別是在調(diào)試某個(gè)測(cè)試用例的時(shí)候。很多時(shí)候，工程師們會(huì)自然地認(rèn)為仿真速度大部分...
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SystemVerilog高效仿真技巧
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SystemVerilog多線程
本文首發(fā)于微信公眾號(hào)“芯片學(xué)堂”，作者JKZHAN 多線程溪猿、并發(fā)钩杰、并行計(jì)算等這些概念我們?cè)诤芏嘤?jì)算機(jī)相關(guān)的領(lǐng)域都會(huì)聽到。具體去看诊县，并行計(jì)算是一個(gè)非常廣泛的課題讲弄，涵蓋了計(jì)算機(jī)體...
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SystemVerilog隨機(jī)方法
本文首發(fā)于微信公眾號(hào)“芯片學(xué)堂”，作者JKZHAN 我習(xí)慣將驗(yàn)證空間理解為：驗(yàn)證中原則上需要覆蓋的芯片所有有可能出現(xiàn)的工作狀態(tài)的集合依痊。為了探索這片廣袤的驗(yàn)證空間避除，驗(yàn)證的時(shí)候搞...
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SystemVerilog隨機(jī)約束
本文首發(fā)于微信公眾號(hào)“芯片學(xué)堂”，作者JKZHAN 上一篇文章《暗藏玄機(jī)的SV隨機(jī)化》介紹了SystemVerilog的各種隨機(jī)化方法胸嘁，本文將在其基礎(chǔ)上引入SystemVer...
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Python時(shí)間處理模塊的常用選擇：八大模塊時(shí)間數(shù)據(jù) 時(shí)間格式是數(shù)據(jù)類型中基礎(chǔ)也不容忽視的一類瓶摆。不像整數(shù)那樣大道至簡也不像字符串那樣包羅萬象，卻獨(dú)有魅力性宏，時(shí)間數(shù)據(jù)本身除了加減群井、比較運(yùn)算外，也有下周毫胜、去年蝌借、時(shí)區(qū)等更專項(xiàng)的...
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SystemVerilog結(jié)構(gòu)體
本文首發(fā)于微信公眾號(hào)“芯片學(xué)堂”，作者JKZHAN 在上一篇文章《SystemVerilog枚舉》中指蚁，介紹了枚舉類型的本質(zhì)和使用語法。本文接著介紹SV中同樣不可忽略的結(jié)構(gòu)體（...
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SystemVerilog枚舉
本文首發(fā)于微信公眾號(hào)“芯片學(xué)堂”自晰，作者JKZHAN 對(duì)于剛接觸SV的小伙伴來說凝化，SV有幾種不怎么能引起關(guān)注，但在實(shí)際工作中又經(jīng)常會(huì)用到的數(shù)據(jù)類型酬荞。它們就是枚舉（enumera...
