- 簡(jiǎn)單可編程器件(SPLD)存在的問(wèn)題
- 陣列容量較小帅容，觸發(fā)器資源不足
- 輸入輸出控制不夠完善装诡，編程不夠方便
- CPLD特點(diǎn)
- 在線可編程润脸，可重復(fù)編程怔球、擦除和配置數(shù)據(jù)
- 采用多種存儲(chǔ)器類(lèi)型E2PROM邢羔、FLASH
在系統(tǒng)可編程技術(shù)（In-System Programming）
基本原理
串行驼抹，五根線組成：數(shù)據(jù)輸出線（SDO）桑孩，數(shù)據(jù)輸入線（SDI），時(shí)鐘線（SCLK）框冀，模式控制線（MODE）流椒，使能線（/EN）。
- JATG
接口： TMS明也、TCK宣虾、TDI、TDO温数，分別代表模式绣硝、時(shí)鐘、數(shù)據(jù)輸入撑刺、數(shù)據(jù)輸出鹉胖。
在系統(tǒng)編程方法
- 非易失性元件的E2CMOS結(jié)構(gòu)或快閃存儲(chǔ)單元的可編程邏輯器件。靜態(tài)重構(gòu)
- 易失性元件的SRAM結(jié)構(gòu)的FPGA器件猜煮。動(dòng)態(tài)重構(gòu)
方法：
- 利用計(jì)算機(jī)接口和下載電纜對(duì)器件編程
- 利用目標(biāo)板上的單片機(jī)或微處理器對(duì)ISP編程
- 多芯片ISP編程
在系統(tǒng)編程優(yōu)越性
多個(gè)器件同時(shí)編程次员、簡(jiǎn)化生產(chǎn)流程、
Altera可編程邏輯系列器件
MAX架構(gòu)及器件系列
- MAX7000S
邏輯陣列塊（LAB）
通過(guò)可編程互聯(lián)陣列（PIA）相互連接王带。每個(gè)LAB包含16個(gè)宏單元
宏單元
由邏輯陣列淑蔚、乘積項(xiàng)選擇矩陣、可編程寄存器組成愕撰。
邏輯陣列為每個(gè)宏單元提供五個(gè)乘積項(xiàng)
擴(kuò)展乘積項(xiàng)
實(shí)現(xiàn)復(fù)雜的邏輯功能
- 共享乘積項(xiàng)：每個(gè)宏單元提供一個(gè)未投入使用的乘積項(xiàng)刹衫，反相后反饋到邏輯陣列中。每個(gè)LAB有16個(gè)共享乘積項(xiàng)
- 并聯(lián)擴(kuò)展項(xiàng)：利用宏單元沒(méi)有使用的乘積項(xiàng)搞挣，
總而言之带迟，一個(gè)是在與陣列中添加16個(gè)共享的乘積項(xiàng)，另外一個(gè)是在或陣列中添加其它宏單元傳到本單元的乘積項(xiàng)囱桨。
可編程連線陣列（PIA）
在LAB之間布線仓犬。PIA有固定的延時(shí)，使得邏輯設(shè)計(jì)的時(shí)序性能預(yù)測(cè)舍肠。
I/O控制塊
配置輸入搀继、輸出或雙向工作方式。
- 配置要點(diǎn)
速度/功耗可編程控制翠语。輸出可接受編程叽躯。
FPGA器件
- CPLD與FPGA區(qū)別
- 系統(tǒng)結(jié)構(gòu)不同，另外FPGA含有高層次的內(nèi)置模塊和內(nèi)置的記憶體
- 集成度不同：CPLD << FPGA（門(mén)數(shù)量）
- 應(yīng)用范圍不同：CPLD邏輯能力強(qiáng)肌括，寄存器少点骑，F(xiàn)PGA邏輯能力弱，寄存器多
- 使用方法不同
- 工作原理
由片內(nèi)的RAM進(jìn)行編程，掉電后內(nèi)部邏輯關(guān)系消失黑滴。加電時(shí)憨募，EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM。
