從大學(xué)時(shí)代第一次接觸FPGA至今已有10多年的時(shí)間图贸，至今記得當(dāng)初第一次在EDA實(shí)驗(yàn)平臺上完成數(shù)字秒表、搶答器冕广、密碼鎖等實(shí)驗(yàn)時(shí)那個(gè)興奮勁疏日。當(dāng)時(shí)由于沒有接觸到HDL硬件描述語言，設(shè)計(jì)都是在MAX+plus II原理圖環(huán)境下用74系列邏輯器件搭建起來的佳窑。

后來讀研究生制恍，工作陸陸續(xù)續(xù)也用過Quartus II、FoundaTIon神凑、ISE净神、Libero，并且學(xué)習(xí)了verilogHDL語言溉委，學(xué)習(xí)的過程中也慢慢體會(huì)到verilog的妙用鹃唯，原來一小段語言就能完成復(fù)雜的原理圖設(shè)計(jì)，而且語言的移植性可操作性比原理圖設(shè)計(jì)強(qiáng)很多瓣喊。

在學(xué)習(xí)一門技術(shù)之前我們往往從它的編程語言入手坡慌，比如學(xué)習(xí)單片機(jī)時(shí)，我們往往從匯編或者C語言入門藻三。所以不少開始接觸FPGA的開發(fā)人員洪橘，往往是從VHDL或者Verilog開始入手學(xué)習(xí)的。但我個(gè)人認(rèn)為棵帽，若能先結(jié)合《數(shù)字電路基礎(chǔ)》系統(tǒng)學(xué)習(xí)各種74系列邏輯電路熄求，深刻理解邏輯功能，對于學(xué)習(xí)HDL語言大有裨益逗概，往往會(huì)起到事半功倍的效果弟晚。

當(dāng)然，任何編程語言的學(xué)習(xí)都不是一朝一夕的事，經(jīng)驗(yàn)技巧的積累都是在點(diǎn)滴中完成卿城，F(xiàn)PGA設(shè)計(jì)也無例外枚钓。下面就以我的切身體會(huì)，談?wù)凢PGA設(shè)計(jì)的經(jīng)驗(yàn)技巧瑟押。

我們先談一下FPGA基本知識：

1.硬件設(shè)計(jì)基本原則

FPGA（Field-Programmable Gate Array）搀捷，即現(xiàn)場可編程門陣列，它是在PAL勉耀、GAL指煎、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的便斥，既解決了定制電路的不足至壤，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。

速度與面積平衡和互換原則：

一個(gè)設(shè)計(jì)如果時(shí)序余量較大枢纠，所能跑的頻率遠(yuǎn)高于設(shè)計(jì)要求像街，能可以通過模塊復(fù)用來減少整個(gè)設(shè)計(jì)消耗的芯片面積，這就是用速度優(yōu)勢換面積的節(jié)約;

反之晋渺，如果一個(gè)設(shè)計(jì)的時(shí)序要求很高镰绎，普通方法達(dá)不到設(shè)計(jì)頻率，那么可以通過數(shù)據(jù)流串并轉(zhuǎn)換木西，并行復(fù)制多個(gè)操作模塊畴栖，對整個(gè)設(shè)計(jì)采用“乒乓操作”和“串并轉(zhuǎn)換”的思想進(jìn)行處理，在芯片輸出模塊處再對數(shù)據(jù)進(jìn)行“并串轉(zhuǎn)換”八千。從而實(shí)現(xiàn)了用面積復(fù)制換取速度的提高吗讶。

硬件原則：理解HDL本質(zhì)。

系統(tǒng)原則：整體把握恋捆。

同步設(shè)計(jì)原則：設(shè)計(jì)時(shí)序穩(wěn)定的基本原則照皆。

2.Verilog作為一種HDL語言，對系統(tǒng)行為的建模方式是分層次的

比較重要的層次有系統(tǒng)級沸停、算法級膜毁、寄存器傳輸級、邏輯級愤钾、門級瘟滨、電路開關(guān)級。

3.實(shí)際工作中能颁，除了描述仿真測試激勵(lì)時(shí)使用for循環(huán)語句外杂瘸，極少在RTL級編碼中使用for循環(huán)

這是因?yàn)閒or循環(huán)會(huì)被綜合器展開為所有變量情況的執(zhí)行語句，每個(gè)變量獨(dú)立占用寄存器資源劲装，不能有效的復(fù)用硬件邏輯資源，造成巨大的浪費(fèi)。一般常用case語句代替占业。

4. if…else…和case在嵌套描述時(shí)是有很大區(qū)別的

if…else…是有優(yōu)先級的绒怨，一般來說，第一個(gè)if的優(yōu)先級最高谦疾，最后一個(gè)else的優(yōu)先級最低南蹂。而case語句是平行語句，它是沒有優(yōu)先級的念恍，而建立優(yōu)先級結(jié)構(gòu)需要耗費(fèi)大量的邏輯資源六剥，所以能用case的地方就不要用if…else…語句。

補(bǔ)充：1.也可以用if…; if…; if…;描述不帶優(yōu)先級的“平行”語句峰伙。

5.FPGA一般觸發(fā)器資源比較豐富疗疟，而CPLD組合邏輯資源更豐富

6.FPGA和CPLD的組成

FPGA基本有可編程I/O單元、基本可編程邏輯單元瞳氓、嵌入式塊RAM策彤、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等6部分組成匣摘。

CPLD的結(jié)構(gòu)相對比較簡單店诗，主要由可編程I/O單元、基本邏輯單元音榜、布線池和其他輔助功能模塊組成庞瘸。

7.Block RAM

3種塊RAM結(jié)構(gòu)，M512 RAM（512bit）赠叼、M4K RAM（4Kbit）擦囊、M-RAM（64Kbit）。

M512 RAM：適合做一些小的Buffer梅割、FIFO霜第、DPRAM、SPRAM户辞、ROM等;

M4K RAM： 適用于一般的需求;

M-RAM： 適合做大塊數(shù)據(jù)的緩沖區(qū)泌类。

Xlinx 和 LatTIce FPGA的LUT可以靈活配置成小的RAM、ROM底燎、FIFO等存儲結(jié)構(gòu)刃榨，這種技術(shù)被稱為分布式RAM。

補(bǔ)充：但是在一般的設(shè)計(jì)中双仍，不提倡用FPGA/CPLD的片內(nèi)資源配置成大量的存儲器枢希，這是處于成本的考慮。所以盡量采用外接存儲器朱沃。

8.善用芯片內(nèi)部的PLL或DLL資源完成時(shí)鐘的分頻苞轿、倍頻率茅诱、移相等操作

不僅簡化了設(shè)計(jì)，并且能有效地提高系統(tǒng)的精度和工作穩(wěn)定性搬卒。

9.異步電路和同步時(shí)序電路的區(qū)別

異步電路：

電路核心邏輯有用組合電路實(shí)現(xiàn)瑟俭；

異步時(shí)序電路的最大缺點(diǎn)是容易產(chǎn)生毛刺；

不利于器件移植契邀；

不利于靜態(tài)時(shí)序分析（STA）摆寄、驗(yàn)證設(shè)計(jì)時(shí)序性能。

同步時(shí)序電路：

電路核心邏輯是用各種觸發(fā)器實(shí)現(xiàn)坯门；

電路主要信號微饥、輸出信號等都是在某個(gè)時(shí)鐘沿驅(qū)動(dòng)觸發(fā)器產(chǎn)生的；

同步時(shí)序電路可以很好的避免毛刺古戴；

利于器件移植欠橘；

利于靜態(tài)時(shí)序分析（STA）、驗(yàn)證設(shè)計(jì)時(shí)序性能允瞧。

10.同步設(shè)計(jì)中简软，穩(wěn)定可靠的數(shù)據(jù)采樣必須遵從以下兩個(gè)基本原則：

（1）在有效時(shí)鐘沿到達(dá)前，數(shù)據(jù)輸入至少已經(jīng)穩(wěn)定了采樣寄存器的Setup時(shí)間之久述暂，這條原則簡稱滿足Setup時(shí)間原則;

（2）在有效時(shí)鐘沿到達(dá)后痹升，數(shù)據(jù)輸入至少還將穩(wěn)定保持采樣寄存器的Hold時(shí)鐘之久，這條原則簡稱滿足Hold時(shí)間原則畦韭。

11.同步時(shí)序設(shè)計(jì)注意事項(xiàng)

異步時(shí)鐘域的數(shù)據(jù)轉(zhuǎn)換疼蛾。

組合邏輯電路的設(shè)計(jì)方法。

同步時(shí)序電路的時(shí)鐘設(shè)計(jì)艺配。

同步時(shí)序電路的延遲察郁。同步時(shí)序電路的延遲最常用的設(shè)計(jì)方法是用分頻或者倍頻的時(shí)鐘或者同步計(jì)數(shù)器完成所需的延遲，對比較大的和特殊定時(shí)要求的延時(shí)转唉，一般用高速時(shí)鐘產(chǎn)生一個(gè)計(jì)數(shù)器皮钠，根據(jù)計(jì)數(shù)產(chǎn)生延遲;對于比較小的延遲，可以用D觸發(fā)器打一下赠法，這樣不僅可以使信號延時(shí)了一個(gè)時(shí)鐘周期麦轰，而且完成了信號與時(shí)鐘的初次同步。在輸入信號采樣和增加時(shí)序約束余量中使用砖织。

另外款侵，還有用行為級方法描述延遲，如“#5 a《=4’0101;”這種常用于仿真測試激勵(lì)侧纯，但是在電路綜合時(shí)會(huì)被忽略新锈，并不能起到延遲作用。

Verilog 定義的reg型眶熬，不一定綜合成寄存器妹笆。在Verilog代碼中最常用的兩種數(shù)據(jù)類型是wire和reg型块请，一般來說，wire型指定的數(shù)據(jù)和網(wǎng)線通過組合邏輯實(shí)現(xiàn)拳缠，而reg型指定的數(shù)據(jù)不一定就是用寄存器實(shí)現(xiàn)负乡。

12.常用設(shè)計(jì)思想與技巧

（1）乒乓操作；

（2）串并轉(zhuǎn)換脊凰；

（3）流水線操作；

（4）異步時(shí)鐘域數(shù)據(jù)同步茂腥。是指如何在兩個(gè)時(shí)鐘不同步的數(shù)據(jù)域之間可靠地進(jìn)行數(shù)據(jù)交換的問題狸涌。數(shù)據(jù)時(shí)鐘域不同步主要有兩種情況：

①兩個(gè)域的時(shí)鐘頻率相同，但是相差不固定最岗，或者相差固定但是不可測帕胆，簡稱為同頻異相問題。

②兩個(gè)時(shí)鐘頻率根本不同般渡，簡稱異頻問題懒豹。

兩種不推薦的異步時(shí)鐘域操作方法：一種是通過增加Buffer或者其他門延時(shí)來調(diào)整采樣;另一種是盲目使用時(shí)鐘正負(fù)沿調(diào)整數(shù)據(jù)采樣。

13.模塊劃分基本原則

（1）對每個(gè)同步時(shí)序設(shè)計(jì)的子模塊的輸出使用寄存器（用寄存器分割同步時(shí)序模塊原則）驯用；

（2）將相關(guān)邏輯和可以復(fù)用的邏輯劃分在同一模塊內(nèi)（呼應(yīng)系統(tǒng)原則）脸秽；

（3）將不同優(yōu)化目標(biāo)的邏輯分開；

（4）將送約束的邏輯歸到同一模塊蝴乔；

（5）將存儲邏輯獨(dú)立劃分成模塊记餐；

（6）合適的模塊規(guī)模；

（7）頂層模塊最好不進(jìn)行邏輯設(shè)計(jì)薇正。

14.組合邏輯的注意事項(xiàng)

（1）避免組合邏輯反饋環(huán)路（容易毛刺片酝、振蕩、時(shí)序違規(guī)等）挖腰。

解決：A.牢記任何反饋回路必須包含寄存器;B.檢查綜合雕沿、實(shí)現(xiàn)報(bào)告的warning信息，發(fā)現(xiàn)反饋回路（combinaTIonal loops）后進(jìn)行相應(yīng)修改猴仑。

（2）替換延遲鏈审轮。

解決：用倍頻、分頻或者同步計(jì)數(shù)器完成宁脊。

（3）替換異步脈沖產(chǎn)生單元（毛刺生成器）断国。

解決：用同步時(shí)序設(shè)計(jì)脈沖電路。

（4）慎用鎖存器榆苞。

解決方式：

A稳衬、使用完備的if…else語句;

B、檢查設(shè)計(jì)中是否含有組合邏輯反饋環(huán)路;

C坐漏、對每個(gè)輸入條件薄疚，設(shè)計(jì)輸出操作碧信，對case語句設(shè)置default 操作。特別是在狀態(tài)機(jī)設(shè)計(jì)中街夭，最好有一個(gè)default的狀態(tài)轉(zhuǎn)移砰碴，而且每個(gè)狀態(tài)最好也有一個(gè)default的操作。

D板丽、如果使用case語句時(shí)呈枉，特別是在設(shè)計(jì)狀態(tài)機(jī)時(shí)，盡量附加綜合約束屬性埃碱，綜合為完全條件case語句猖辫。

小技巧：仔細(xì)檢查綜合器的綜合報(bào)告，目前大多數(shù)的綜合器對所綜合出的latch都會(huì)報(bào)“warning”砚殿，通過綜合報(bào)告可以較為方便地找出無意中生成的latch啃憎。

15.時(shí)鐘設(shè)計(jì)的注意事項(xiàng)

同步時(shí)序電路推薦的時(shí)鐘設(shè)計(jì)方法：時(shí)鐘經(jīng)全局時(shí)鐘輸入引腳輸入，通過FPGA內(nèi)部專用的PLL或DLL進(jìn)行分頻/倍頻似炎、移相等調(diào)整與運(yùn)算辛萍，然后經(jīng)FPGA內(nèi)部全局時(shí)鐘布線資源驅(qū)動(dòng)到達(dá)芯片內(nèi)所有寄存器和其他模塊的時(shí)鐘輸入端。

FPGA設(shè)計(jì)者的5項(xiàng)基本功：仿真羡藐、綜合贩毕、時(shí)序分析、調(diào)試仆嗦、驗(yàn)證耳幢。

對于FPGA設(shè)計(jì)者來說，練好這5項(xiàng)基本功欧啤，與用好相應(yīng)的EDA工具是同一過程睛藻，對應(yīng)關(guān)系如下：

1. 仿真：Modelsim， Quartus II（Simulator Tool）

2. 綜合：Quartus II （Compiler Tool邢隧， RTL Viewer店印， Technology Map Viewer， Chip Planner）

3. 時(shí)序：Quartus II （TImeQuest Timing Analyzer倒慧， Technology Map Viewer按摘， Chip Planner）

4. 調(diào)試：Quartus II （SignalTap II Logic Analyzer， Virtual JTAG纫谅， Assignment Editor）

5. 驗(yàn)證：Modelsim炫贤， Quartus II（Test Bench Template Writer）

掌握HDL語言雖然不是FPGA設(shè)計(jì)的全部，但是HDL語言對FPGA設(shè)計(jì)的影響貫穿于整個(gè)FPGA設(shè)計(jì)流程中付秕，與FPGA設(shè)計(jì)的5項(xiàng)基本功是相輔相成的兰珍。

對于FPGA設(shè)計(jì)者來說，用好“HDL語言的可綜合子集”可以完成FPGA設(shè)計(jì)50%的工作——設(shè)計(jì)編碼询吴。

練好仿真掠河、綜合亮元、時(shí)序分析這3項(xiàng)基本功，對于學(xué)習(xí)“HDL語言的可綜合子集”有如下幫助：

通過仿真唠摹，可以觀察HDL語言在FPGA中的邏輯行為爆捞。

通過綜合，可以觀察HDL語言在FPGA中的物理實(shí)現(xiàn)形式勾拉。

通過時(shí)序分析煮甥，可以分析HDL語言在FPGA中的物理實(shí)現(xiàn)特性。

對于FPGA設(shè)計(jì)者來說藕赞，用好“HDL語言的驗(yàn)證子集”苛秕，可以完成FPGA設(shè)計(jì)另外50%的工作——調(diào)試驗(yàn)證。

1. 搭建驗(yàn)證環(huán)境找默，通過仿真的手段可以檢驗(yàn)FPGA設(shè)計(jì)的正確性。

2. 全面的仿真驗(yàn)證可以減少FPGA硬件調(diào)試的工作量吼驶。

3. 把硬件調(diào)試與仿真驗(yàn)證方法結(jié)合起來惩激，用調(diào)試解決仿真未驗(yàn)證的問題，用仿真保證已經(jīng)解決的問題不在調(diào)試中再現(xiàn)蟹演，可以建立一個(gè)回歸驗(yàn)證流程风钻，有助于FPGA設(shè)計(jì)項(xiàng)目的維護(hù)。

FPGA 設(shè)計(jì)者的這5項(xiàng)基本功不是孤立的酒请，必須結(jié)合使用骡技，才能完成一個(gè)完整的FPGA設(shè)計(jì)流程。反過來說羞反，通過完成一個(gè)完整的設(shè)計(jì)流程布朦，才能最有效地練習(xí)這5項(xiàng)基本功。對這5項(xiàng)基本功有了初步認(rèn)識昼窗，就可以逐個(gè)深入學(xué)習(xí)一些是趴，然后把學(xué)到的知識再次用于完整的設(shè)計(jì)流程。如此反復(fù)澄惊，就可以逐步提高設(shè)計(jì)水平唆途。采用這樣的循序漸進(jìn)、螺旋式上升的方法掸驱，只要通過培訓(xùn)入了門肛搬，就可以自學(xué)自練，自我提高毕贼。

市面上出售的有關(guān)FPGA設(shè)計(jì)的書籍為了保證結(jié)構(gòu)的完整性温赔，對 FPGA設(shè)計(jì)的每一個(gè)方面分開介紹，每一方面雖然深入鬼癣，但是由于缺少其他相關(guān)方面的支持让腹，讀者很難付諸實(shí)踐远剩，只有通讀完全書才能對FPGA設(shè)計(jì)獲得一個(gè)整體的認(rèn)識。這樣的書籍骇窍，作為工程培訓(xùn)指導(dǎo)書不行瓜晤，可以作為某一個(gè)方面進(jìn)階的參考書。

對于新入職的員工來說腹纳，他們往往對FPGA的整體設(shè)計(jì)流程有了初步認(rèn)識痢掠，5項(xiàng)基本功的某幾個(gè)方面可能很扎實(shí)。但是由于某個(gè)或某幾個(gè)方面能力的欠缺嘲恍，限制了他們獨(dú)自完成整個(gè)設(shè)計(jì)流程的能力足画。入職培訓(xùn)的目的就是幫助他們掌握整體設(shè)計(jì)流程，培養(yǎng)自我獲取信息的能力佃牛，通過幾個(gè)設(shè)計(jì)流程來回的訓(xùn)練淹辞，形成自我促進(jìn)、自我發(fā)展的良性循環(huán)俘侠。在這一過程中象缀，隨著對工作涉及的知識的廣度和深度的認(rèn)識逐步清晰，新員工的自信心也會(huì)逐步增強(qiáng)爷速，對個(gè)人的發(fā)展方向也會(huì)逐步明確央星，才能積極主動(dòng)地參與到工程項(xiàng)目中來。

最后總結(jié)幾點(diǎn)：

1）看代碼惫东，建模型

只有在腦海中建立了一個(gè)個(gè)邏輯模型莉给，理解FPGA內(nèi)部邏輯結(jié)構(gòu)實(shí)現(xiàn)的基礎(chǔ)，才能明白為什么寫Verilog和寫C整體思路是不一樣的廉沮，才能理解順序執(zhí)行語言和并行執(zhí)行語言的設(shè)計(jì)方法上的差異颓遏。在看到一段簡單程序的時(shí)候應(yīng)該想到是什么樣的功能電路。

2）用數(shù)學(xué)思維來簡化設(shè)計(jì)邏輯

學(xué)習(xí)FPGA不僅邏輯思維很重要滞时，好的數(shù)學(xué)思維也能讓你的設(shè)計(jì)化繁為簡州泊，所以啊，那些看見高數(shù)就頭疼的童鞋需要重視一下這門課哦漂洋。舉個(gè)簡單的例子遥皂，比如有兩個(gè)32bit的數(shù)據(jù)X［31:0］與Y［31:0］相乘。當(dāng)然刽漂，無論Altera還是Xilinx都有現(xiàn)成的乘法器IP核可以調(diào)用演训，這也是最簡單的方法，但是兩個(gè)32bit的乘法器將耗費(fèi)大量的資源贝咙。那么有沒有節(jié)省資源样悟，又不太復(fù)雜的方式來實(shí)現(xiàn)呢？我們可以稍做修改：

將X［31:0］拆成兩部分X1［15:0］和X2［15:0］，令X1［15:0］=X［31:16］窟她，X2［15:0］=X［15:0］陈症，則X1左移16位后與X2相加可以得到X;同樣將Y［31:0］拆成兩部分Y1［15:0］和Y2［15:0］，令 Y1［15:0］=Y［31:16］震糖，Y2［15:0］=Y［15:0］录肯，則Y1左移16位后與Y2相加可以得到Y(jié);則X與Y的相乘可以轉(zhuǎn)化為X1和X2 分別與Y1和Y2相乘，這樣一個(gè)32bit*32bit的乘法運(yùn)算轉(zhuǎn)換成了四個(gè)16bit*16bit的乘法運(yùn)算和三個(gè)32bit的加法運(yùn)算吊说。轉(zhuǎn)換后的占用資源將會(huì)減少很多论咏，有興趣的童鞋，不妨綜合一下看看颁井，看看兩者差多少厅贪。

3）時(shí)鐘與觸發(fā)器的關(guān)系

“時(shí)鐘是時(shí)序電路的控制者” 這句話太經(jīng)典了，可以說是FPGA設(shè)計(jì)的圣言雅宾。FPGA的設(shè)計(jì)主要是以時(shí)序電路為主养涮，因?yàn)榻M合邏輯電路再怎么復(fù)雜也變不出太多花樣，理解起來也不沒太多困難眉抬。但是時(shí)序電路就不同了贯吓，它的所有動(dòng)作都是在時(shí)鐘一拍一拍的節(jié)奏下轉(zhuǎn)變觸發(fā)，可以說時(shí)鐘就是整個(gè)電路的控制者吐辙，控制不好，電路功能就會(huì)混亂蘸劈。

打個(gè)比方昏苏，時(shí)鐘就相當(dāng)于人體的心臟，它每一次的跳動(dòng)就是觸發(fā)一個(gè) CLK威沫，向身體的各個(gè)器官供血贤惯，維持著機(jī)體的正常運(yùn)作，每一個(gè)器官體統(tǒng)正常工作少不了組織細(xì)胞的構(gòu)成棒掠，那么觸發(fā)器就可以比作基本單元組織細(xì)胞孵构。時(shí)序邏輯電路的時(shí)鐘是控制時(shí)序邏輯電路狀態(tài)轉(zhuǎn)換的“發(fā)動(dòng)機(jī)”，沒有它時(shí)序邏輯電路就不能正常工作烟很，因?yàn)闀r(shí)序邏輯電路主要是利用觸發(fā)器存儲電路的狀態(tài)颈墅，而觸發(fā)器狀態(tài)變換需要時(shí)鐘的上升或下降沿！由此可見時(shí)鐘在時(shí)序電路中的核心作用雾袱！

最后簡單說一下體會(huì)吧恤筛，歸結(jié)起來就多實(shí)踐、多思考芹橡、多問毒坛。實(shí)踐出真知，看 100遍別人的方案不如自己去實(shí)踐一下。實(shí)踐的動(dòng)力一方面來自興趣煎殷，一方面來自壓力屯伞，我個(gè)人覺得后者更重要。有需求會(huì)容易形成壓力豪直，也就是說最好能在實(shí)際的項(xiàng)目開發(fā)中鍛煉劣摇，而不是為了學(xué)習(xí)而學(xué)習(xí)。

在實(shí)踐的過程中要多思考，多想想問題出現(xiàn)的原因扔傅，問題解決后要多問幾個(gè)為什么撩笆，這也是經(jīng)驗(yàn)積累的過程，如果有寫項(xiàng)目日志的習(xí)慣更好滑潘，把問題及原因、解決的辦法都寫進(jìn)去锨咙。最后還要多問语卤，遇到問題思索后還得不到解決就要問了，畢竟個(gè)人的力量是有限的酪刀，問同學(xué)同事粹舵、問搜索引擎、問網(wǎng)友都可以骂倘，一篇文章眼滤、朋友們的點(diǎn)撥都可能幫助自己快速解決問題。