其他參考：主要是區(qū)分moore狀態(tài)機和mealy狀態(tài)機的。
[原創(chuàng)][FPGA]有限狀態(tài)機FSM學(xué)習(xí)筆記（一）
[轉(zhuǎn)載][FPGA]有限狀態(tài)機FSM學(xué)習(xí)筆記（二）
[筆記][FPGA]有限狀態(tài)機FSM學(xué)習(xí)筆記（三）
數(shù)字系統(tǒng)有兩大類有限狀態(tài)機（Finite State Machine，F(xiàn)SM）：摩爾（Moore）狀態(tài)機和米勒（Mealy）狀態(tài)機余耽。
Moore狀態(tài)機
其最大特點是輸出只由當前狀態(tài)確定简卧，與輸入無關(guān)蜕企。Moore狀態(tài)機的狀態(tài)圖中的每一個狀態(tài)都包含一個輸出信號暗挑。這是一個典型的Moore狀態(tài)機的狀態(tài)跳轉(zhuǎn)圖困乒，x蝗肪、y袜爪、z是輸入，a薛闪、b辛馆、c是輸出。
Mealy狀態(tài)機
它的輸出不僅與當前狀態(tài)有關(guān)系，而且與它的輸入也有關(guān)系昙篙，因而在狀態(tài)圖中每條轉(zhuǎn)移邊需要包含輸入和輸出的信息腊状。
狀態(tài)編碼
數(shù)字邏輯系統(tǒng)狀態(tài)機設(shè)計中常見的編碼方式有：二進制碼（Binary碼）、格雷碼（Gray碼）苔可、獨熱碼（One-hot碼）缴挖。
二進制編碼也可稱連續(xù)編碼，也就是碼元值的大小是連續(xù)變化的焚辅。如S0=3'd0, S1=3'd1, S2=3'd2, S3=3'd3 ... ...
格雷碼的相鄰碼元值間只有一位是不同的映屋，如S0=3'b000, S1=3'b001, S2=3'b011, S3=3'b010 ... ... 普通二進制碼與格雷碼之間可以相互轉(zhuǎn)換。
二進制碼轉(zhuǎn)換為格雷碼：從最右邊一位起同蜻，依次與左邊一位“異或”棚点，作為對應(yīng)格雷碼該位的值，最左邊的一位不變（相當于最左邊是0）埃仪。
格雷碼轉(zhuǎn)換為二進制碼：從左邊第二位起乙濒，將每一位與左邊一位解碼后的值“異或”陕赃，作為該解碼后的值（最左邊的一位依然不變）卵蛉。
獨熱碼值每個碼元值只有一位是'1',其他位都是'0',如S0=3'b001, S1=3'b010, S2=3'b100 ... ...獨熱碼又分為獨熱1碼和獨熱0碼，是一種特殊的二進制編碼方式么库。當任何一種狀態(tài)有且僅有一個1時傻丝，就是獨熱1碼，相反任何一種狀態(tài)有且僅有一個0時诉儒，就是獨熱0碼葡缰。
二進制編碼、格雷碼編碼使用最少的觸發(fā)器忱反，消耗較多的組合邏輯泛释，而獨熱碼編碼反之。獨熱碼編碼的最大優(yōu)勢在于狀態(tài)比較時僅僅需要比較一個位温算，從而一定程度上簡化了譯碼邏輯怜校。雖然在需要表示同樣的狀態(tài)數(shù)時，獨熱編碼占用較多的位注竿，也就是消耗較多的觸發(fā)器茄茁，但這些額外觸發(fā)器占用的面積可與譯碼電路省下來的面積相抵消。
在CPLD中巩割，由于器件擁有較多的組合邏輯資源裙顽，所以CPLD多使用二進制編碼或格雷碼，而FPGA更多地提供觸發(fā)器資源宣谈，所以在FPGA中多使用獨熱碼編碼愈犹。當然，這并不是說在FPGA中就非得用獨熱編碼闻丑，在CPLD中不能用獨熱編碼甘萧，一般的萝嘁，對于小型設(shè)計（狀態(tài)數(shù)小于4）使用二進制編碼，當狀態(tài)數(shù)處于4-24之間時扬卷，宜采用獨熱碼編碼牙言，而大型狀態(tài)機（狀態(tài)數(shù)大于24）使用格雷碼更高效。
二進制碼（Binary）和格雷碼（Gray） 屬于壓縮狀態(tài)編碼怪得，這種編碼的優(yōu)點是使用的狀態(tài)向量最少咱枉，但是需要較多的邏輯資源用來狀態(tài)譯碼。二進制碼從一個狀態(tài)轉(zhuǎn)換到相鄰狀態(tài)時徒恋，可能有多個比特位發(fā)生變化蚕断，易產(chǎn)生中間狀態(tài)轉(zhuǎn)移問題，狀態(tài)機的速度也要比采用其它編碼方式慢入挣。格雷碼兩個相鄰的碼值僅有一位就可區(qū)分亿乳，這將會減少電路中相鄰物理信號線同時變化的情況，因而可以減少電路中的電噪聲径筏。Johnson碼也有同樣的特點葛假，但是要用較多的位數(shù)。
獨熱碼（One-hot）指對任意給定的狀態(tài)滋恬，狀態(tài)寄存器中只有1位為1聊训，其余位都為0。n狀態(tài)的有限狀態(tài)機需要n個觸發(fā)器恢氯，但這種有限狀態(tài)機只需對寄存器中的一位進行譯碼带斑，簡化了譯碼邏輯電路，額外觸發(fā)器占用的面積可用譯碼電路省下來的面積抵消勋拟。當設(shè)計中加入更多的狀態(tài)時勋磕，譯碼邏輯沒有變得更加復(fù)雜昂灵，有限狀態(tài)機的速度僅取決于到某特定狀態(tài)的轉(zhuǎn)移數(shù)量目养，而其它類型有限狀態(tài)機在狀態(tài)增加時速度會明顯下降。獨熱碼還具有設(shè)計簡單阱冶、修改靈活醋安、易于綜合和調(diào)試等優(yōu)點杂彭。獨熱碼相對于二進制碼，速度快但占用面積大吓揪。
狀態(tài)機的描述
狀態(tài)機有三種描述方式：一段式狀態(tài)機亲怠、兩段式狀態(tài)機、三段式狀態(tài)機柠辞。下面就用一個小例子來看看三種方式是如何實現(xiàn)的团秽。
-
一段式狀態(tài)機
當把整個狀態(tài)機寫在一個always模塊中，并且這個模塊既包含狀態(tài)轉(zhuǎn)移，又含有組合邏輯輸入/輸出時习勤，稱為一段式狀態(tài)機踪栋。不推薦采用這種狀態(tài)機，因為從代碼風(fēng)格方面來講图毕，一般都會要求把組合邏輯和時序邏輯分開夷都；從代碼維護和升級來說，組合邏輯和書序邏輯混合在一起不利于代碼維護和修改予颤，也不利于約束囤官。
//一段式狀態(tài)機的實現(xiàn)：在異步復(fù)位信號的控制下，一段式狀態(tài)機進入IDLE
//狀態(tài)蛤虐，q_sig4被復(fù)位党饮，一旦sig1或者sig2有效，狀態(tài)機進入WAIT狀態(tài)驳庭，如果
//sig1和sig2同時有效刑顺，那么狀態(tài)機進入DONE狀態(tài)，
//如果sig4還有效饲常，那么q_sig4置位蹲堂，同時狀態(tài)機進入IDLE狀態(tài)。
module one_seg_fsm(clk,reset,sig1,sig2,sig3,q_sig4,q_sm_state);
//數(shù)據(jù)聲明部分
input clk,reset,sig1,sig2,sig3;
output reg q_sig4;
output reg [1:0] q_sm_state;
//參數(shù)聲明
parameter IDLE = 2'b00;
parameter WAIT = 2'b01;
parameter DONE = 2'b10;
//狀態(tài)跳轉(zhuǎn)邏輯程序設(shè)計
always @(posedge clk or posedge reset)
begin
if(reset)
begin
q_sig4 <= 0;
q_sm_state <= IDLE;
end
else
begin
case(q_sm_state)
IDLE: begin
if(sig1 || sig2)
begin
q_sm_state <= WAIT;
q_sig4 <= 1'b0;
end
else
begin
q_sm_state <= IDLE;
q_sig4 <= 1'b0;
end
end
WAIT: begin
if(sig2 && sig3)
begin
q_sm_state <= DONE;
q_sig4 <= 1'b0;
end
else
begin
q_sm_state <= WAIT;
q_sig4 <= 1'b0;
end
end
DONE:begin
if(sig3)
begin
q_sm_state <= IDLE;
q_sig4 <= 1'b1;
end
else
begin
q_sm_state <= DONE;
q_sig4 <= 1'b0;
end
end
default: begin
q_sm_state <= IDLE;
q_sig4 <= 0;
end
endcase
end
end
endmodule
-
兩段式狀態(tài)機
所謂的兩段式狀態(tài)機就是采用一個always語句來實現(xiàn)時序邏輯不皆，另外一個always語句來實現(xiàn)組合邏輯贯城，提高了代碼的可讀性熊楼，易于維護霹娄。不同于一段式狀態(tài)機的是，它需要定義兩個狀態(tài)----現(xiàn)態(tài)和次態(tài)鲫骗，然后通過現(xiàn)態(tài)和次態(tài)的轉(zhuǎn)換來實現(xiàn)時序邏輯犬耻。
//本例主要采用兩段式狀態(tài)機：在異步復(fù)位信號的控制下，一段式狀態(tài)機進入IDLE
//狀態(tài)执泰，q_sig4被復(fù)位枕磁，一旦sig1或者sig2有效，狀態(tài)機進入WAIT狀態(tài)术吝，如果sig1和sig2同時有效计济，那么
//狀態(tài)機進入DONE狀態(tài)，如果sig4還有效排苍，那么q_sig4置位沦寂，同時狀態(tài)機進入IDLE狀態(tài)。
module two_seg_fsm(clk,reset,sig1,sig2,sig3,q_sig4);
//數(shù)據(jù)聲明部分
input clk,reset,sig1,sig2,sig3;
output reg q_sig4;
reg [1:0] current_state, next_state;
//參數(shù)聲明
parameter IDLE = 2'b00;
parameter WAIT = 2'b01;
parameter DONE = 2'b10;
//狀態(tài)跳轉(zhuǎn)程序設(shè)計
always @(posedge clk or posedge reset)
if(reset)
current_state <= IDLE;
else
current_state <= next_state;
//狀態(tài)邏輯輸出
always @(current_state or sig1 or sig2 or sig3)
begin
case(current_state)
IDLE: begin
if(sig1 || sig2)
begin
next_state = WAIT;
q_sig4 = 1'b0;
end
else
begin
next_state = IDLE;
q_sig4 = 1'b0;
end
end
WAIT: begin
if(sig2 && sig3)
begin
next_state = DONE;
q_sig4 = 1'b0;
end
else
begin
next_state = WAIT;
q_sig4 = 1'b0;
end
end
DONE:begin
if(sig3)
begin
next_state = IDLE;
q_sig4 = 1'b1;
end
else
begin
next_state = DONE;
q_sig4 = 1'b0;
end
end
default: begin
next_state = IDLE;
q_sig4 = 0;
end
endcase
end
endmodule
-
三段式狀態(tài)機
三段式狀態(tài)機與兩段式狀態(tài)機的區(qū)別：兩段式直接采用組合邏輯輸出淘衙，而三段式則通過在組合邏輯后再增加一級寄存器來實現(xiàn)時序邏輯輸出传藏。這樣做的好處是可以有效地濾去組合邏輯輸出的毛刺，同時可以有效地進行時序計算與約束，另外對于總線形式的輸出信號來說毯侦，容易使總線數(shù)據(jù)對齊哭靖，從而減小總線數(shù)據(jù)間的偏移，減小接收端數(shù)據(jù)采樣出錯的頻率侈离。
三段式狀態(tài)機的基本格式是：第一個always語句實現(xiàn)同步狀態(tài)跳轉(zhuǎn)试幽；第二個always語句實現(xiàn)組合邏輯；第三個always語句實現(xiàn)同步輸出卦碾。
//本例主要采用三段式狀態(tài)機：在異步復(fù)位信號的控制下抡草，一段式狀態(tài)機進入IDLE
//狀態(tài)，q_sig4被復(fù)位蔗坯，一旦sig1或者sig2有效康震，狀態(tài)機進入WAIT狀態(tài)，如果sig1和sig2同時有效宾濒，那么
//狀態(tài)機進入DONE狀態(tài)腿短，如果sig4還有效，那么q_sig4置位绘梦，同時狀態(tài)機進入IDLE狀態(tài)橘忱。
module three_seg_fsm(clk,reset,sig1,sig2,sig3,q_sig4);
//數(shù)據(jù)聲明部分
input clk,reset,sig1,sig2,sig3;
output reg q_sig4;
reg [1:0] current_state, next_state;
//參數(shù)聲明
parameter IDLE = 2'b00;
parameter WAIT = 2'b01;
parameter DONE = 2'b10;
//狀態(tài)跳轉(zhuǎn)程序設(shè)計
always @(posedge clk or posedge reset)
if(reset)
current_state <= IDLE;
else
current_state <= next_state;
//狀態(tài)跳轉(zhuǎn)輸出
always @(current_state or sig1 or sig2 or sig3)
begin
case(current_state)
IDLE: begin
if(sig1 || sig2)
begin
next_state = WAIT;
end
else
begin
next_state = IDLE;
end
end
WAIT: begin
if(sig2 && sig3)
begin
next_state = DONE;
end
else
begin
next_state = WAIT;
end
end
DONE:begin
if(sig3)
begin
next_state = IDLE;
end
else
begin
next_state = DONE;
end
end
default: begin
next_state = IDLE;
end
endcase
end
//邏輯輸出
always @(posedge clk or posedge reset)
if(reset)
q_sig4 <= 1'b0;
else
begin
case(next_state)
IDLE,
WAIT: q_sig4 <= 1'b0;
DONE: q_sig4 <= 1'b1;
default: q_sig4 <= 1'b0;
endcase
end
endmodule
