華為2019數(shù)字電路設(shè)計(jì)校招筆試題
1.單選
表示任意兩位無符號十進(jìn)制數(shù)需要（C）位二進(jìn)制數(shù)
【A】6
【B】8
【C】7
【D】5時(shí)間尺度定義為timescale 10ns/100ps掀抹，選擇正確答案（B）
【A】時(shí)間精度10ns
【B】時(shí)間精度100ps
【C】時(shí)間單位100ps
【D】時(shí)間精度不確定時(shí)序邏輯電路不僅與輸入有關(guān)，還與原來的狀態(tài)有關(guān)（A）
【A】正確
【B】錯(cuò)誤同步復(fù)位需要進(jìn)行Recovery和Removal檢查，異步復(fù)位不需要進(jìn)行（A）
【A】正確
【B】錯(cuò)誤異步FIFO設(shè)計(jì)中栏豺，滿信號由寫時(shí)鐘產(chǎn)生舞箍，空信號由讀時(shí)鐘產(chǎn)生（A）
【A】正確
【B】錯(cuò)誤以下關(guān)于False-Path正確的是（C）
【A】一般異步電路可以設(shè)置為False-Path
【B】兩個(gè)不同頻率的接口一定可以設(shè)置為False Path
【C】一般異步復(fù)位可以設(shè)置為False Path
【D】一般模擬IP和系統(tǒng)的互連接口都可以設(shè)置為False Path-
下面是一個(gè)什么樣的電路惋鹅？（C）
always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) a<=2'b0; else if(b>2'b0) a<=b; end【A】綜合為Latch
【B】帶同步復(fù)位的D觸發(fā)器
【C】帶異步復(fù)位的D觸發(fā)器
【D】組合邏輯 對于信號定義語句：
reg [0:4] always,a犁河；姊扔，說法錯(cuò)誤的是（D）
【A】不能使用關(guān)鍵字定義信號名
【B】信號定義為reg型惠奸，只能使用在時(shí)序電路的賦值中
【C】bit定義順序應(yīng)該從高到低
【D】每個(gè)信號應(yīng)該單獨(dú)用一行來聲明下列說法錯(cuò)誤的是（D）
【A】條件語句，如果無關(guān)優(yōu)先級恰梢，盡量采用case晨川，避免多級else if影響時(shí)序
【B】if/else語句配對使用，case語句加default項(xiàng)删豺；組合邏輯中在所有條件下都要對信號賦值共虑，如果要保持不變則用a=a的方式賦值
【C】兩個(gè)向量進(jìn)行比較操作或加減操作或賦值操作時(shí)，兩個(gè)向量的位寬要相等呀页，避免隱式擴(kuò)展
【D】可綜合代碼中妈拌，除了for語句中的循環(huán)變量可以定義為integer型外，所有變量和信號都只能為wire型或者reg型，不能定義為整型尘分、實(shí)數(shù)型猜惋、無符號型、realtime型和time型關(guān)于異步設(shè)計(jì)的危害培愁，下面說法錯(cuò)誤的是（C）
【A】信號的時(shí)延隨著每次布局布線的不同而不同著摔，隨著PVT的改變而改變，因此可靠性很差定续，而且不容易移植
【B】異步設(shè)計(jì)會(huì)產(chǎn)生毛刺
【C】異步設(shè)計(jì)不能做靜態(tài)時(shí)序分析（STA）
【D】異步設(shè)計(jì)會(huì)帶來很大的同步翻轉(zhuǎn)噪聲多bit總線信號可以通過格雷碼轉(zhuǎn)換進(jìn)行異步處理谍咆，例如：8bit的數(shù)據(jù)總線進(jìn)行格雷碼轉(zhuǎn)換，然后通過雙觸發(fā)器法實(shí)現(xiàn)異步處理（A）
【A】正確
【B】錯(cuò)誤SystemVerilog中私股，下面哪種數(shù)組在使用前需要先執(zhí)行new操作（C）
【A】壓縮數(shù)組
【B】聯(lián)合數(shù)組
【C】動(dòng)態(tài)數(shù)組
【D】多維數(shù)組電路設(shè)計(jì)中摹察，只要采用STA就可以保證電路設(shè)計(jì)的準(zhǔn)確性，不需要再進(jìn)行動(dòng)態(tài)時(shí)序分析了（B）
【A】正確
【B】錯(cuò)誤對于initial語句倡鲸，說法錯(cuò)誤的是（D）
【A】在仿真過程中只執(zhí)行一次
【B】這是一種過程結(jié)構(gòu)語句
【C】在模擬的0時(shí)刻開始執(zhí)行
【D】可用于給實(shí)際電路賦初值線型信號必須顯示定義（B）
【A】正確
【B】錯(cuò)誤以下名稱不屬于Verilog關(guān)鍵字的是（D）
【A】genvar
【B】endcase
【C】cmos
【D】cnt當(dāng)功能覆蓋率達(dá)到100%供嚎，可以說明（B）
【A】功能覆蓋率對應(yīng)的DUT響應(yīng)是正確的
【B】某些令人關(guān)注的情況已經(jīng)得到測試覆蓋
【C】DUT的功能點(diǎn)已經(jīng)100%覆蓋
【D】意味著驗(yàn)證的完整性下面表達(dá)式正確的是（C）
【A】a = 4'df;
【B】c = 3'd8;
【C】b = 5'h1;
【D】d = 3'b2;RTL代碼是測試點(diǎn)的一個(gè)重要來源（A）
【A】正確
【B】錯(cuò)誤時(shí)序電路中，既可以使用阻塞賦值峭状，也可以使用非阻塞賦值（B）
【A】正確
【B】錯(cuò)誤數(shù)字電路設(shè)計(jì)中克滴，下列哪種手段無法消除競爭冒險(xiǎn)現(xiàn)象（D）
【A】加濾波電容，消除毛刺
【B】增加冗余項(xiàng)消除邏輯冒險(xiǎn)
【C】增加選通信號优床，避開毛刺
【D】降低時(shí)鐘頻率異步時(shí)鐘數(shù)據(jù)采樣的方法錯(cuò)誤的是（D）
【A】單bit高頻時(shí)鐘脈沖展寬后給低頻時(shí)鐘進(jìn)行采樣
【B】握手信號后再采樣
【C】使用FIFO隔離進(jìn)行多bit的采樣
【D】高頻時(shí)鐘直接采樣低頻時(shí)鐘的多bit數(shù)據(jù)以下不能對多bit的數(shù)據(jù)總線的時(shí)鐘異步處理的是（B）
【A】DMUX synchronizer
【B】Gray Code
【C】寄存器同步
【D】AFIFO一個(gè)4bit位寬的有符號數(shù)
a=4'b1001取絕對值后的值為abs(a)=4'b0110（B）
【A】正確
【B】錯(cuò)誤對于兩個(gè)位寬相同的無符號數(shù)a和b偿曙，a>b和a<b兩個(gè)比較器面積是一樣的（A）
【A】正確
【B】錯(cuò)誤組合邏輯電路的特點(diǎn)是輸出信號只是該時(shí)刻的輸入信號的函數(shù)，它是無記憶功能的羔巢。時(shí)序邏輯電路的特點(diǎn)是任何時(shí)刻產(chǎn)生的穩(wěn)定輸出信號不僅與該時(shí)刻輸入信號有關(guān)，而且與它過去的狀態(tài)有關(guān)（A）
【A】正確
【B】錯(cuò)誤高的功能覆蓋率意味著高的代碼覆蓋率（B）
【A】正確
【B】錯(cuò)誤為了發(fā)現(xiàn)邏輯缺陷罩阵，要想到什么測什么竿秆，一定要遍歷所有的可能（B）
【A】正確
【B】錯(cuò)誤在Verilog中，關(guān)于函數(shù)不正確的是（C）
【A】函數(shù)可以調(diào)用其它函數(shù)
【B】函數(shù)只能返回一個(gè)值
【C】函數(shù)必須帶有至少一個(gè)輸入
【D】不能包含任何時(shí)延或者時(shí)序控制在SystemVerilog中稿壁，函數(shù)可以調(diào)用任務(wù)（B）
【A】正確
【B】錯(cuò)誤下面的哪個(gè)語句是可以綜合的（C）
【A】initial 過程塊
【B】forever 循環(huán)語句
【C】for 循環(huán)語句
【D】fork join同步時(shí)序電路與異步時(shí)序電路比較幽钢，其差異在于后者（C）
【A】沒有觸發(fā)器
【B】沒有穩(wěn)定狀態(tài)
【C】沒有統(tǒng)一的時(shí)鐘脈沖控制
【D】輸出只與內(nèi)部狀態(tài)有關(guān)在模塊實(shí)例語句中，懸空端口可通過將端口表達(dá)式表示為空白來指定為懸空端口傅是，模塊的輸入端懸空值為（B）
【A】0
【B】X
【C】1
【D】Z下列電路中屬于時(shí)序邏輯電路的是（B）
【A】譯碼器
【B】計(jì)數(shù)器
【C】編碼器
【D】數(shù)據(jù)選擇器下列說法錯(cuò)誤的是（B）
【A】為了避免wire信號出現(xiàn)X態(tài)匪燕，最好在聲明時(shí)賦初始值0
【B】一個(gè)模塊例化多次，可以使用generate for循環(huán)減少代碼量
【C】模塊例化時(shí)喧笔，需要將端口顯式列出帽驯，即使某個(gè)端口未連接信號
【D】循環(huán)表達(dá)式的循環(huán)次數(shù)必須為常數(shù)某個(gè)狀態(tài)下，不關(guān)心某個(gè)寄存器的輸出值书闸，那么將其設(shè)計(jì)為輸出0尼变，可以降低功耗（B）
【A】正確
【B】錯(cuò)誤高頻時(shí)鐘域的總線數(shù)據(jù)（每時(shí)鐘周期都變化）傳遞給低頻時(shí)鐘域時(shí)，哪種同步方式正確浆劲？（B）
【A】使用握手信號進(jìn)行同步
【B】使用異步FIFO
【C】使用同步FIFO
【D】使用打2拍進(jìn)行同步同步電路設(shè)計(jì)中出現(xiàn)setup time不滿足嫌术，不可以采用下面哪種措施解決哀澈？（D）
【A】pipeline
【B】減小信號延遲
【C】降低時(shí)鐘頻率
【D】增加時(shí)鐘頻率編寫Verilog HDL時(shí)，變量的定義不可以與關(guān)鍵詞沖突（A）
【A】正確
【B】錯(cuò)誤關(guān)于亞穩(wěn)態(tài)描述正確的是（D）
【A】異步邏輯不會(huì)產(chǎn)生亞穩(wěn)態(tài)
【B】采用格雷碼能消除亞穩(wěn)態(tài)
【C】亞穩(wěn)態(tài)不會(huì)傳遞度气，所以不會(huì)導(dǎo)致相關(guān)邏輯處于不確定態(tài)
【D】在時(shí)鐘有效沿的時(shí)候外部數(shù)據(jù)未穩(wěn)定割按，導(dǎo)致觸發(fā)器不能判斷數(shù)據(jù)電平狀態(tài)
2.不定項(xiàng)選擇
異步設(shè)計(jì)的特點(diǎn)是（BC）
【A】沒有時(shí)鐘skew問題
【B】可移植性高
【C】低電源消耗
【D】設(shè)計(jì)可靠性高關(guān)于狀態(tài)機(jī)編碼，下面描述中正確的是（ABC）
【A】用組合邏輯和時(shí)序邏輯分離的風(fēng)格描述FSM
【B】用case語句描述狀態(tài)的轉(zhuǎn)移
【C】狀態(tài)編碼用parameter定義
【D】狀態(tài)機(jī)必須有default如果功能覆蓋率沒有達(dá)到100%的話磷籍，可以采取的措施有（CD）
【A】分析是否進(jìn)行組合的項(xiàng)太多适荣，導(dǎo)致功能覆蓋率不高，適當(dāng)減少組合項(xiàng)
【B】適當(dāng)提高屬性值的采樣頻率择示，對覆蓋率報(bào)告中的漏洞進(jìn)行覆蓋
【C】檢查激勵(lì)產(chǎn)生機(jī)制束凑，采用一些必要的約束，繼續(xù)進(jìn)行仿真
【D】再做一些定向測試栅盲，直接命中覆蓋率報(bào)告中的漏洞對于雙觸發(fā)器異步處理電路說法正確的是（BCD）
【A】對任何單bit信號都可以用此電路處理
【B】各個(gè)寄存器之間不能有組合邏輯
【C】需要考慮兩個(gè)時(shí)鐘的頻率與信號的寬度
【D】無法絕對避免亞穩(wěn)態(tài)的產(chǎn)生影響CMOS電路靜態(tài)功耗的因素有哪些汪诉？（ACD）
【A】供電電壓
【B】工作頻率
【C】工藝
【D】溫度
