姓名：楊漢雄
學(xué)號(hào)：19011210569
【嵌牛導(dǎo)讀】Verilog HDL是一種硬件描述語(yǔ)言，以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖驾诈、邏輯表達(dá)式歌憨，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語(yǔ)言柄瑰，都是在20世紀(jì)80年代中期開(kāi)發(fā)出來(lái)的。前者由Gateway Design Automation公司開(kāi)發(fā)剪况。兩種HDL均為IEEE標(biāo)準(zhǔn)教沾。
【嵌牛正文】
????????Quartus II 是Alter的綜合性CPLD/FPGA開(kāi)發(fā)軟件，原理圖译断、VHDL授翻、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器孙咪，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程堪唐。本次實(shí)驗(yàn)使用verlilog語(yǔ)言在quatusII的環(huán)境下實(shí)現(xiàn)七位移位寄存器。
????????數(shù)字電路根據(jù)邏輯功能的不同特點(diǎn)翎蹈，可以分成兩大類淮菠，一類叫組合邏輯電路（簡(jiǎn)稱組合電路），另一類叫做時(shí)序邏輯電路（簡(jiǎn)稱時(shí)序電路）杨蛋。組合邏輯電路在邏輯功能上的特點(diǎn)是任意時(shí)刻的輸出僅僅取決于該時(shí)刻的輸入兜材，與電路原來(lái)的狀態(tài)無(wú)關(guān)理澎。而時(shí)序邏輯電路在邏輯功能上的特點(diǎn)是任意時(shí)刻的輸出不僅取決于當(dāng)時(shí)的輸入信號(hào)，而且還取決于電路原來(lái)的狀態(tài)曙寡，或者說(shuō)糠爬，還與以前的輸入有關(guān)。
????????本次實(shí)驗(yàn)的8位移位寄存器就是時(shí)序電路举庶。在verlilog中执隧，實(shí)現(xiàn)時(shí)序電路和組合電路的區(qū)別是，時(shí)序電路只可以由時(shí)鐘敏感觸發(fā)户侥，而組合電路必須由所有輸入敏感量觸發(fā)镀琉，時(shí)序電路的觸發(fā)敏感量往往是時(shí)鐘信號(hào)的邊沿。
????????在QuartusII創(chuàng)建一個(gè)WVF文件蕊唐，設(shè)置仿真器參數(shù)：仿真器的仿真結(jié)束時(shí)間設(shè)定為 1s屋摔，仿真時(shí)間步長(zhǎng)設(shè)定為 10ms；輸入信號(hào) din和 clk 為二進(jìn)制類型替梨，輸出信號(hào) q 也為二進(jìn)制類型钓试；輸入信號(hào) clk 為 10ms，周期的時(shí)鐘信號(hào)副瀑，d 為 10ms 周期的隨機(jī)信號(hào)弓熏。
????????可以看到，輸入信號(hào)為隨機(jī)二進(jìn)制序列糠睡，q[0]信號(hào)比輸入信號(hào)延時(shí)了1位挽鞠，q[7]信號(hào)比輸入信號(hào)延時(shí)了8位，0-7每一路信號(hào)都比前向信號(hào)延時(shí)了1位狈孔，串行數(shù)據(jù)被鎖存在了寄存器中一個(gè)時(shí)鐘周期信认。
