根據(jù)帶FIFO的OV7670攝像頭模塊的時序要求。我們將整個工程分為幾個部分：
第一甸鸟，攝像頭的配置部分谋右。這一部分主要涉及到對攝像頭內(nèi)部寄存器的配置,比較適合在MCU上進行實現(xiàn)舔清，同時目前有c的源碼觅彰，因此計劃這部分在NIOS中完成，也就是在NIOS中通過SCCB接口完成對寄存器的配置忘苛。
第二驹尼，F(xiàn)IFO讀寫操作部分园匹。這一部分的工程框架如下圖所示：
整個FPGA硬件工程分為四個部分：
- PLL模塊悬秉，產(chǎn)生RAM讀寫及控制時鐘痴奏，攝像頭模塊時序時鐘，F(xiàn)IFO采集數(shù)據(jù)時鐘等胸遇。
- acq模塊荧呐，F(xiàn)PGA與OV7670的FIFO時序交互模塊，主要處理時序及讀寫FIFO信號的操作。
- ram_control模塊倍阐，主要控制FPGA片上RAM存儲的各信號的時序概疆。
- ram模塊，存儲攝像頭采集并通過FIFO發(fā)送過來的RGB565格式的數(shù)據(jù)峰搪。
第三岔冀，該子工程測試部分。需要測試該模塊的功能概耻，因此在FPGA中加入UART模塊使套，通過TTL轉(zhuǎn)USB，將數(shù)據(jù)通過matlab采集到鞠柄，并將數(shù)據(jù)做分析侦高，還原成圖片信息。加入測試UART傳輸模塊的系統(tǒng)框圖如圖所示：
目前還有一些問題沒有考慮清楚：
- OV7670的配置的具體過程厌杜；
- OV7670的攝像頭幀生成頻率與FIFO的讀寫之間的約束奉呛；
- OC7670的FIFO的存儲量大小夯尽；
2018.1.6 晚
