by yang
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Part.5
時(shí)鐘與約束問題
1：數(shù)字電路中，時(shí)鐘是整個(gè)電路最重要治拿、最特殊的信號(hào)：
2：FPGA中的全局時(shí)鐘網(wǎng)絡(luò)：
3：什么是時(shí)鐘抖動(dòng)(jitter)摩泪、時(shí)鐘偏移(skew)？
5：時(shí)序約束的概念和基本策略劫谅？
6：附加約束的作用见坑？
7：在通常的 FPGA 設(shè)計(jì)中對(duì)時(shí)鐘偏差的控制主要有以下幾種方法
時(shí)鐘與約束問題
1：數(shù)字電路中嚷掠，時(shí)鐘是整個(gè)電路最重要、最特殊的信號(hào)：
- 系統(tǒng)內(nèi)大部分器件的動(dòng)作都是在時(shí)鐘的跳變沿上進(jìn)行荞驴， 這就要求時(shí)鐘信號(hào)時(shí)延差要非常小不皆，否則就可能造成時(shí)序邏輯狀態(tài)出錯(cuò)；
- 時(shí)鐘信號(hào)通常是系統(tǒng)中頻率最高的信號(hào)熊楼；
- 時(shí)鐘信號(hào)通常是負(fù)載最重的信號(hào)霹娄，所以要合理分配負(fù)載。
出于這樣的考慮在 FPGA 這類可編程邏輯器件內(nèi)部一般都設(shè)有數(shù)量不等的專門用于系統(tǒng)時(shí)鐘驅(qū)動(dòng)的全局時(shí)鐘網(wǎng)絡(luò)鲫骗。
2：FPGA中的全局時(shí)鐘網(wǎng)絡(luò)：
- 負(fù)載能力特別強(qiáng), 任何一個(gè)全局時(shí)鐘驅(qū)動(dòng)線都可以驅(qū)動(dòng)芯片內(nèi)部的觸發(fā)器犬耻；
- 時(shí)延差特別小执泰；
- 時(shí)鐘信號(hào)波形畸變小香追，工作可靠性好。
對(duì)于一個(gè)設(shè)計(jì)項(xiàng)目來說坦胶，全局時(shí)鐘（或同步時(shí)鐘）是最簡單和最可預(yù)測(cè)的時(shí)鐘。
最好的時(shí)鐘方案是：由專用的全局時(shí)鐘輸入引腳驅(qū)動(dòng)單個(gè)主時(shí)鐘去控制設(shè)計(jì)項(xiàng)目中的每一個(gè)觸發(fā)器晴楔。只要可能就應(yīng)盡量在設(shè)計(jì)項(xiàng)目中采用全局時(shí)鐘顿苇。CPLD/FPGA都具有專門的全局時(shí)鐘引腳，它直接連到器件中的每一個(gè)寄存器税弃。這種全局時(shí)鐘提供器件中最短的時(shí)鐘到輸出的延時(shí)纪岁。
同步設(shè)計(jì)時(shí), 全局時(shí)鐘輸入一般都接在器件的時(shí)鐘端,否則會(huì)使其性能受到影響。
對(duì)于需要多時(shí)鐘的時(shí)序電路, 最好選用一個(gè)頻率是它們的時(shí)鐘頻率公倍數(shù)的高頻主時(shí)鐘则果。
3：什么是時(shí)鐘抖動(dòng)(jitter)幔翰、時(shí)鐘偏移(skew)？
抖動(dòng)：指的是時(shí)鐘周期的變化,兩個(gè)時(shí)鐘周期之間存在的差值西壮，也就是說時(shí)鐘周期在不同的周期上可能加長或縮短遗增。這個(gè)誤差是在時(shí)鐘發(fā)生器內(nèi)部產(chǎn)生的,它是一個(gè)平均值為0的平均變量。和晶振或者PLL內(nèi)部電路有關(guān)款青，布線對(duì)其沒有影響做修。在設(shè)計(jì)中無法避免它能帶來的影響，通常只能在設(shè)計(jì)中留有一定的margin.
偏移：是指同樣的時(shí)鐘產(chǎn)生的多個(gè)子時(shí)鐘信號(hào)之間的延時(shí)差異抡草。skew通常是時(shí)鐘相位上的不確定饰及。由于時(shí)鐘源到達(dá)不同寄存器所經(jīng)歷路徑的驅(qū)動(dòng)和負(fù)載的不同，時(shí)鐘邊沿的位置有所差異康震，因此就帶來了skew燎含。完成布局布線后，物理路徑延時(shí)是固定的腿短，所以在設(shè)計(jì)中考慮到時(shí)鐘偏移屏箍，就可以避免偏移帶來的影響绘梦。
5：時(shí)序約束的概念和基本策略？
時(shí)序約束主要包括周期約束（觸發(fā)器到觸發(fā)器）铣除，偏移約束谚咬，靜態(tài)時(shí)序路徑約束三種。通過附加時(shí)序約束可以綜合布線工具調(diào)整映射和布局布線尚粘，使設(shè)計(jì)達(dá)到時(shí)序要求择卦。
附加時(shí)序約束的一般策略是先附加全局約束，然后對(duì)快速和慢速例外路徑附加專門約束郎嫁。附加全局約束時(shí)秉继，首先定義設(shè)計(jì)的所有時(shí)鐘，對(duì)各時(shí)鐘域內(nèi)的同步元件進(jìn)行分組泽铛，對(duì)分組附加周期約束尚辑，然后對(duì)FPGA/CPLD輸入輸出PAD附加偏移約束、對(duì)全組合邏輯的PAD TO PAD路徑附加約束盔腔。附加專門約束時(shí)杠茬，首先約束分組之間的路徑，然后約束快弛随、慢速例外路徑和多周期路徑瓢喉，以及其他特殊路徑。
6：附加約束的作用舀透？
1：提高設(shè)計(jì)的工作頻率（減少了邏輯和布線延時(shí)）栓票；
2：獲得正確的時(shí)序分析報(bào)告；（靜態(tài)時(shí)序分析工具以約束作為判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)愕够，因此要求設(shè)計(jì)者正確輸入約束走贪，以便靜態(tài)時(shí)序分析工具可以正確的輸出時(shí)序報(bào)告）
3：指定FPGA/CPLD的電氣標(biāo)準(zhǔn)和引腳位置。
7：在通常的 FPGA 設(shè)計(jì)中對(duì)時(shí)鐘偏差的控制主要有以下幾種方法：
- 控制時(shí)鐘信號(hào)盡量走可編程邏輯器件的的全局時(shí)鐘網(wǎng)絡(luò)惑芭。 在可編程邏輯器件中一般都有專門的時(shí)鐘驅(qū)動(dòng)器及全局時(shí)鐘網(wǎng)絡(luò)坠狡，不同種類、型號(hào)的可編程邏輯器件遂跟，它們中的全局時(shí)鐘網(wǎng)絡(luò)數(shù)量不同擦秽， 因此要根據(jù)不同的設(shè)計(jì)需要選擇含有合適數(shù)量全局時(shí)鐘網(wǎng)絡(luò)的可編程邏輯器件。一般來說漩勤，走全局時(shí)鐘網(wǎng)絡(luò)的時(shí)鐘信號(hào)到各使能端的延時(shí)小感挥，時(shí)鐘偏差很小，基本可以忽略不計(jì)越败。
- 若設(shè)計(jì)中時(shí)鐘信號(hào)數(shù)量很多触幼，無法讓所有的信號(hào)都走全局時(shí)鐘網(wǎng)絡(luò)，那么可以通過在設(shè)計(jì)中加約束的方法究飞，控制不能走全局時(shí)鐘網(wǎng)絡(luò)的時(shí)鐘信號(hào)的時(shí)鐘偏差置谦。
- 異步接口時(shí)序裕量要足夠大堂鲤。局部同步電路之間接口都可以看成是異步接口，比較典型的是設(shè)計(jì)中的高低頻電路接口媒峡、I/O 接口瘟栖，那么接口電路中后一級(jí)觸發(fā)器的建立—保持時(shí)間要滿足要求，時(shí)序裕量要足夠大谅阿。
- 在系統(tǒng)時(shí)鐘大于 30MHz 時(shí)半哟，設(shè)計(jì)難度有所加大，建議采用流水線等設(shè)計(jì)方法签餐。寓涨？
- 要保證電路設(shè)計(jì)的理論最高工作頻率大于電路的實(shí)際工作頻率。
仿真時(shí)序問題推薦參考《通向FPGA之路---七天玩轉(zhuǎn)Altera之時(shí)序篇》pdf資料
