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  • 2020年DAJIANG秋招IC設(shè)計筆試題

    2021屆大疆校招IC芯片開發(fā)工程師筆試題 【多選題】以下哪些變化會存在功耗消耗:(ABC)【A】只有數(shù)據(jù)信號翻轉(zhuǎn)【B】只有復(fù)位信號翻轉(zhuǎn)【C】只有時鐘信號翻轉(zhuǎn)【D】所有信號都...

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    通用異步串行總線URAT的Verilog HDL設(shè)計實現(xiàn)

    1.通用異步串行收發(fā)傳輸器UART簡介 通用異步串行收發(fā)傳輸器马澈。全稱為Universal Asynchronous Receiver/Transmitter狡忙,簡稱URAT泉蝌,也...

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    外圍串行接口的Verilog HDL設(shè)計實現(xiàn)

    1.SPI總線簡介 SPI總線接口。SPI是 Serial Peripheral Interface 的簡稱润匙,即外圍串行總線接口,該接口是摩托羅拉公司設(shè)計的全雙工同步通信接口...

  • 異步FIFO的Verilog HDL設(shè)計實現(xiàn)

    1.FIFO簡介 按指針順序讀寫數(shù)據(jù)。FIFO是“First In First Out的簡稱至朗,是一種根據(jù)“先寫入的數(shù)據(jù)則先讀出來”的規(guī)則進行數(shù)據(jù)吞吐的數(shù)據(jù)緩存器。與其它的數(shù)據(jù)...

  • SystemVerilog新手入門筆記

    1.數(shù)據(jù)類型 VerilogHDL中有2種變量類型:wire和reg剧浸,這兩種變量是4值類型的(即有四種狀態(tài))锹引。 SystemVerilog在此基礎(chǔ)上拓展了一種變量類型:log...

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    2019年HANWUJI秋招IC設(shè)計筆試題

    2019寒武紀(jì)SOC筆試題 1.不定項選擇題 以下關(guān)于false-path的描述正確的是(C)解析:false_path是不希望工具分析的路徑,一般是異步路徑唆香,即跨時鐘域的路...

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    建立時間(setup time)與保持時間(hold time)

    1.觸發(fā)器及其建立時間和保持時間 對于觸發(fā)器而言嫌变,只有在時鐘clk上升沿到來的那一刻才會改變觸發(fā)器的輸出值,所以我們可以將觸發(fā)器看作是一個開關(guān)躬它,這個開關(guān)只有在時鐘上升沿起作用...

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    2019年HUAWEI春招IC校招筆試題

    華為2019數(shù)字電路設(shè)計校招筆試題 1.單選 已知“a=1'b1;b=3'b001;”那么{a,b}=()?(D)【A】3'b001【B】3'b101【C】4'b0011【D...

  • 2019年HUAWEI秋招IC設(shè)計筆試題

    華為2019數(shù)字電路設(shè)計校招筆試題 1.單選 表示任意兩位無符號十進制數(shù)需要(C)位二進制數(shù)【A】6【B】8【C】7【D】5 時間尺度定義為timescale 10ns/10...

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    IC芯片設(shè)計-非編程類筆試題

    下列不屬于分解測試點時的關(guān)注點的是:(BC)【A】性能【B】無充分理由的揣測【C】偶然的設(shè)計失誤【D】可測性【E】功能 如下Modelsim命令在Testbench中的執(zhí)行順...

  • Python中使用ElementTree對XML文件進行解析

    Python中使用ElementTree對XML文件進行解析 官方API介紹:https://docs.python.org/3.6/library/xml.etree.el...

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