減少全連接神經元個數摊趾，加入CTC損失訓練將d_ff由2048 減小到 1024 ctc_weight 設置為0.1 模型大小為 51.4M 參數個數為13929234 訓練到epoch.20 測試結果： 訓練到ep...
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語音識別4 --RNN-Transducer及其訓練解碼過程1.RNA ??RNA提出的時間要比RNN-T晚太闺，但是實際上是介于CTC和RNN-T之間的一種結構糯景，在CTC中，有一個假設是輸出之間相互獨立的省骂，但是這種假設其實不是很好莺奸，因為...
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@60006b9c0138 可以跑一下 tools/average.py 就有了
Open Transformer
源碼鏈接：https://github.com/ZhengkunTian/OpenTransformer 數據準備： 選用Thchs30數據集，首先生成3個訓練所需的數據集：...
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頻譜增強SpecAugment: A Simple Data Augmentation Method for Automatic Speech Recognition論文鏈接： https://arxiv.org/pdf/1904.08779.pdf SpecAugment是一種log梅爾聲譜層面上的數據增強方法冀宴，可以將模型訓練的過擬合問...
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自定義Fbank訓練def feature_wav(wav_file, pre_emphasis=0.97, n_filter=40, frame_len_s=0.032, frame_shif...
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kaldi和psf在Fbank上的區(qū)別可以進行Fbank特征提取的庫有兩個： 一個是python_speech_features另一個是pytorch中的torchaudio import python_spee...
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vivado2019.1安裝Xilinx采用的是ISE和vivado仗岖；Altera采用的是quartus II。 自帶的ISE總閃退览妖，就裝了個vivado 官網下載地址：https://china.xi...
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硬件描述語言 VERILOG（三）模塊結構 模塊（module）是 Verilog 的基本描述單位轧拄，是用于描述某個設計的功能或結構及與其他模塊通信的外部端口。 模塊在概念上可等同一個器件讽膏，就如調用通用器件（與...
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硬件描述語言 VERILOG（二）可綜合設計 Verilog 硬件描述語言有類似高級語言的完整語法結構和系統(tǒng)檩电，這些語法結構的應用給設計描述帶來很多方便。但是府树，Verilog 是描述硬件電路的俐末，其建立在硬件電路...
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硬件描述語言 VERILOG（一）視頻網址： https://www.bilibili.com/video/BV1yf4y1R7gH?t=407 Verilog 的歷史 在傳統(tǒng)硬件電路的設計方法中，當設計工程...
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FPGA學習筆記(二)帶嵌入式處理器的 FPGA 在 FPGA 內部奄侠，有著“軟內核”與“硬內核”之分卓箫。比如若利用 FPGA 的可編程性在芯片內部構造實現了一個計數器邏輯，那么在構造計數器邏輯過程中...
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Transformer量化筆記前言 AI芯片（這里只談FPGA芯片用于神經網絡加速）的優(yōu)化主要有三個方面：算法優(yōu)化坠非，編譯器優(yōu)化以及硬件優(yōu)化。算法優(yōu)化減少的是神經網絡的算力果正，它確定了神經網絡部署實現效率的上...
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2021-04-22fronted： 把fronted中的參數絕對值小于0.02的替換為0炎码，詞錯率升至11.206%，沒采用 把encoder中的參數絕對值小于0.02的替換為0秋泳，詞錯率升至8....
